[发明专利]双栅极的分离方法

说明书

技术领域

本发明属于半导体技术领域，具体地说，涉及一种双栅极的分离方法。

背景技术

鳍式场效晶体管(FinField-effecttransistor，简称FinFET)是一种新的互补式金氧半导体(CMOS)晶体管。是对传统标准的Fet(晶体管—场效晶体管,Field-effecttransistor，FET)的改进。鳍式场效晶体管FinFET可以根据需要调节器件的阈值电压，进一步降低静态能耗(static powerconsumption)。

目前，鳍式场效晶体管FinFET包括三端FinFET(3terminal FinFet，简称3T-FinFet)、四端FinFET(4terminal FinFet，简称4T-FinFet)。图1为现有技术中3T-FinFet的简要结构示意图；如图1所示，其包括一个源极S101、一个漏极D102，以及一个栅极G103，共计三个端头。现有技术中3T-FinFet的等效电路示意图如图2所示。图3为现有技术中4T-FinFet的简要结构示意图；如图3所示，其包括一个源极S201、一个漏极D202，以及一个栅极G1203、另外一个栅极G2204，共计4个端头。现有技术中4T-FinFet的等效电路示意图如图4所示。

其中，对于4T-FinFet来说，为了得到两个栅极，现有技术提供了两种解决技术方案：第一种方式是利用化学机械研磨(chemical mechanical polishing，简称CMP)将鳍Fin300顶端的栅极研磨掉，其研磨前后的结构示意图，如图5和图6所示；第二种方式是增加一道光罩400，将鳍Fin300顶端的栅极刻蚀掉，刻蚀前后的结构示意图如图7和图8所示。

但是，利用上述工艺形成两个栅极时，如果栅极与源/漏区域之间存在有间隙的话，则器件工作时沟道就不能导通，因此，在栅极与源/漏区域之间需要设置了一定的重叠覆盖部分。但是，如果此重叠部分过大、使得栅-源之间和栅-漏之间的寄生电容增大，导致器件的高频特性变坏。所以，为了使器件能够导通，而又不致使器件的高频特性劣化，就要求栅-源之间或栅-漏之间的重叠部分尽量的小，即达到高精度的对准，即自对准。

但是，发明人在实现本发明的过程中发现，由于刻蚀或者研磨，容易造成结构的损伤，进一步很难准确保证在栅极与源/漏区域之间重叠覆盖部分，因此，导致自对准程度难以控制。

发明内容

本发明所要解决的技术问题是提供一种双栅极的分离方法及式场效晶体管半成品结构，用以解决现有技术中由于刻蚀或者研磨容易造成结构的损伤，导致自对准程度难以控制。

为了解决上述技术问题，本发明提供了一种双栅极的分离方法，其包括：

在鳍式场效晶体管的每个鳍顶端设置一硬掩膜层；

有选择地部分或全部去除掉鳍顶端设置的硬掩膜层，并沉积栅极材料形成栅极层；

在所述栅极层上表面形成一光阻层，并裸露仍保留硬掩膜层的鳍对应的栅极；

通过刻蚀工艺部分刻蚀掉未去除掉硬掩膜层的鳍对应的栅极，停止于仍保留硬掩膜层的鳍顶端设置的硬掩膜层使对应的栅极高度降低并裸露；

去除所述栅极层之上的剩余的光阻层。

为了解决上述技术问题，本发明提供了一种鳍式场效晶体管半成品结构，其包括：

栅极层；

硬掩膜层，位于鳍式场效晶体管的鳍顶端；

光阻层，位于所述栅极层上表面。

优选地，在本发明的一实施例中，所述保护层的材料为SiN或SiON。

优选地，在本发明的一实施例中，所述光阻层的材料为氧化物材料。

优选地，在本发明的一实施例中，所述硬掩膜层的厚度不大于10nm。

与现有的方案相比，在分离栅极时，由于在前期结构中增加了硬掩膜层以及光阻层，可以准确的控制刻蚀的准确度，避免对结构的损伤，从而可以降低自对准的难度。

附图说明

图1为现有技术中3T‐FinFet的简要结构示意图；

图2为现有技术中3T‐FinFet的等效电路示意图；

图3为现有技术中4T‐FinFet的简要结构示意图；

图4为现有技术中4T‐FinFet的等效电路示意图；

图5和图6为现有技术中晶体管研磨前后的结构示意图；

图7和图8为现有技术中晶体管刻蚀前后的结构示意图；

图9为本发明实施例一双栅极的分离方法流程示意图；

图10为经步骤S901处理之后的晶体管半成品结构示意图；