[发明专利]一种半导体器件的制造方法

说明书

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在半导体衬底中形成硅通孔；对硅通孔实施预处理，并在硅通孔的侧壁和底部依次沉积形成第一衬垫层和第二衬垫层；对第二衬垫层实施氮化处理，并沉积形成覆盖第二衬垫层的覆盖层。根据本发明，可以有效改善形成在硅通孔中的衬垫层的质量和特性，进一步提升硅通孔的互连性能。

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种形成硅通孔中的衬垫层的方法。

背景技术

在消费电子领域，多功能设备日益受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版图上集成多个不同功能的芯片，因而出现了3D集成电路(integrated circuit，IC)技术。3D集成电路被定义为一种系统级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的芯片通过金属线互连。但是，上述方式仍然存在很多不足，比如堆叠芯片数量较多，芯片之间的连接关系比较复杂，需要利用多条金属线，进而导致最终的布线方式比较混乱，而且也会导致电路体积的增加。

因此，现有的3D集成电路技术大都采用硅通孔(Through Silicon Via，TSV)实现多个芯片之间的电连接。硅通孔是一种穿透硅晶圆或芯片的垂直互连，在硅晶圆或芯片上以蚀刻或镭射方式钻孔，再用导电材料如铜、多晶硅、钨等物质填满，从而实现不同硅片之间的互连。

采用现有技术形成的硅通孔如图1所示，硅通孔101形成于半导体衬底100中，包括导电层105以及环绕在导电层105外侧的导电种子层104、阻挡层103和衬垫层102。导电层105由金属材料形成，所述金属材料包括Pt、Au、Cu、Ti和W中的一种或者多种，优选Cu，选用Cu不仅能够降低成本，而且与现有工艺能够很好地兼容，简化工艺过程。导电种子层104可以增强导电层105与阻挡层103之间的附着性。阻挡层103可以防止导电层105中的金属向半导体衬底100中的扩散，其构成材料为金属、金属氮化物或者其组合，优选Ta和TaN的组合或者Ti和TiN的组合。衬垫层102为绝缘层，其作用是为了防止导电层105中的金属和半导体衬底100发生导通，其构成材料优选低温氧化物(LTO)，例如四乙氧基硅烷(TEOS)等。

在现有技术中，采用化学气相沉积工艺形成衬垫层102，采用物理气相沉积工艺形成阻挡层103，采用溅射工艺或者化学气相沉积工艺形成导电种子层104，采用电镀工艺形成由Cu构成的导电层105。形成的衬垫层102通常存在下述问题：第一，在形成上述各层之后实施除气处理的过程中，衬垫层102通常会发生一定程度的剥离现象；第二，衬垫层102和半导体衬底100之间的附着性较差；第三，由于吸附周围环境中的潮气的缘故，如图4所示，衬垫层102自身产生的应力随着时间的推移而逐步升高。以上问题将会导致衬垫层102的失效，进而造成硅通孔101的互连功用变差。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底中形成硅通孔；对所述硅通孔实施预处理，并在所述硅通孔的侧壁和底部依次沉积形成第一衬垫层和第二衬垫层；对所述第二衬垫层实施氮化处理，并沉积形成覆盖所述第二衬垫层的覆盖层。

进一步，所述预处理依次包括：对所述半导体衬底实施炉温烘焙处理，以实现脱气的目的；实施湿法蚀刻，以去除所述硅通孔在所述烘焙过程中吸附杂质的部分；对所述硅通孔实施等离子体表面处理，所述等离子体为Ar和N₂O。

进一步，所述炉温烘焙处理的温度为190-210℃，处理时间为1.5-2.5小时，压力为0.5-1.5标准大气压。

进一步，所述湿法蚀刻的腐蚀液为H₂SO₄和H₂O的混合物，处理时间为40-50分钟。