[发明专利]双高阻层槽形栅多晶硅结构的联栅晶体管

说明书

技术领域

本发明涉及一种双高阻层槽形栅多晶硅结构的联栅晶体管，属于硅半导体器件技术领域。

背景技术

有关槽形栅多晶硅结构的联栅晶体管，在中国发明专利申请公布说明书公开号为CN101527317A名称为《槽型栅多晶硅结构的联栅晶体管》中所表述的基本结构如下：在其下层为第一导电类型低电阻率层、上层为第一导电类型高电阻率层的硅衬底片的上表面有多条第一导电类型的高掺杂浓度的发射区，发射区的上面连接着第一导电类型的掺杂多晶硅层，该掺杂多晶硅层与发射极金属层连接，每条发射区的周围有第二导电类型的基区，基区的侧面连着掺杂浓度比基区高、深度比基区深度深的第二导电类型的槽形栅区，每条槽的底面和侧面覆盖着绝缘层，侧面绝缘层延伸到硅衬底片的上表面，栅区与栅极金属层相连，硅衬底片的上层位于基区以下和栅区以下的部分为集电区，硅衬底片的下层是集电极，集电极的下表面与集电极金属层相连。

该发明专利说明书的图4是硅衬底片的第一导电类型高电阻率层上层为双层的实施例的结构图。该实施例取第一导电类型为N型，第二导电类型为P型。该实施例的硅衬底片的上层N型高阻层41分为两层，靠上面一层411的电阻率高些，为60Ω·cm，厚度为20μm，靠下面一层412的电阻率低些，为20Ω·cm，厚度为40μm。该发明专利的说明书说明，这种双层结构的高阻层，能够有效地抑制集电极与基极之间的PN结势垒在大电流的转移收缩效应，提高器件的抗雪崩击穿能力，从而提高器件长期工作的可靠性。

但是，这种双层结构的高阻层(高阻层即是高电阻率层)的规格参数不够好，其抑制基极与集电极之间的PN结势垒在大电流下的转移收缩效应以提高器件的抗雪崩击穿能力不够强。

槽型栅多晶硅结构的联栅晶体管普遍采用第一导电类型为N型，第二导电类型为P型。槽型栅多晶硅结构的联栅晶体管的主要失效机理是二次击穿，二次击穿是热电击穿，既有热击穿机制，也有电击穿机制。槽型栅多晶硅结构的联栅晶体管在开关应用中实际发生的二次击穿往往是热击穿和电击穿两种机制共同作用相互加强的结果。其中，热击穿机制是指在管芯中，由于电流分布的不均匀造成局部“热点”，热点处电流增大，致使局部温度更高，进而电流更大，如此循环往复。当散热赶不上发热时，局部温度越来越高，最后烧毁。电击穿机制是指基极与集电极之间的PN结势垒即集电结势垒在大电流作用下向硅衬底片的上层与下层的交界处发生转移收缩。随着电流的增加，集电结势垒的收缩增强，集电结势垒宽度减小，集电结势垒区域中的最高电场不断增高，当最高电场达到极限电场时发生雪崩击穿。雪崩击穿导致电流进一步增大，而电流增大又导致势垒进一步收缩，循环往复，呈现出负阻特性。所以，这种雪崩击穿称为负阻二次击穿，也称为雪崩二次击穿。发生雪崩二次击穿时的集电结势垒宽度就是刚发生雪崩二次击穿时的集电结势垒的上界面与下界面之间的距离。集电极与发射极之间的电流主要从基区与集电区的交界处通过，而从栅区与集电区的交界处通过的电流比较少，集电结势垒的转移收缩主要表现为从基区与集电区的交界处往硅衬底片的上层与下层的交界处转移收缩。硅衬底片的下层是N⁺型低电阻率层，集电结势垒不能够往硅衬底片的下层延伸，集电结势垒的下界面止于硅衬底片的上层与下层的交界处。因此，发生雪崩二次击穿时的集电区压缩宽度就是从基区与集电区的交界处到发生雪崩二次击穿时的集电结势垒的上界面的距离。依据雪崩二次击穿的机理，槽型栅多晶硅结构的联栅晶体管的抗雪崩二次击穿的能力取决于发生雪崩二次击穿时在集电区压缩宽度区域内的单位面积的施主杂质总量M。硅衬底片的上层为双层高阻层的槽型栅多晶硅结构的联栅晶体管发生雪崩二次击穿时集电区压缩宽度区域内的单位面积的施主杂质总量M由式(1)确定。

M=(W1-Xb)×Nd1+(W2-D)×Nd2  (1)

其中，W1是高阻层的上层的厚度，Xb是基区与集电区交界处到硅衬底的上表面的距离即是基区结深，Nd1是高阻层的上层的施主杂质浓度，W2是高阻层的下层的厚度，D是发生雪崩二次击穿时的集电结势垒宽度，Nd2是高阻层的下层的施主杂质浓度。

设定基区结深为4μm。

发生雪崩二次击穿时的集电结势垒宽度D由式(2)确定：

BV=D×EmB／2  (2)

其中，EmB是集电结势垒区域发生雪崩击穿的极限电场，一股取～4E5V／cm，BV是发生雪崩二次击穿时在集电极与发射极之间的电压。