[发明专利]一种半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种具有垂直PNPN结构的隧道场效应晶体管(TFET)及其制造方法。

背景技术

随着互补金属-氧化物-半导体(CMOS)的制造工艺节点的不断减小，如何降低功耗已经成为进一步提升金属-氧化物-半导体场效应晶体管(MOSFET)的性能的主要问题。降低功耗的一种方式是减低亚阈值摆动幅度(subthreshold swing，简称SS)，这意味着在阈值电压不变的前提下器件需要具有较低的关态电流。然而，众所周知的是，对于传统的MOSFET而言，由于器件本身固有的漂移-扩散机制，室温下的SS具有理论上的最小极限值(60mV/dec)。目前，克服这一极限值的最有希望的方法之一是引入额外的电流控制机制，例如带间隧穿。TFET正是基于带间隧穿使SS的最小值低于60mV/dec，同时可以几乎完全抑制短沟道效应的一种半导体器件。TFET具有PNPN结构，即在MOS栅极下方的衬底中形成的P⁺PN⁺(即P⁺源区P沟道区N⁺轻掺杂漏极)二极管中的P⁺源区和P沟道区之间插入N⁺掺杂注入区，以提升隧穿概率。然而，这种PNPN结构是沿着平行于衬底表面的方向水平排布的，不利于器件特征尺寸的进一步降低，即在器件具有更低的特征尺寸的情况下，形成N⁺掺杂注入区的工艺窗口更小，工艺复杂度大幅提升，进而造成制造成本的增加。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件，包括：半导体衬底；形成在所述半导体衬底中的具有第一掺杂类型的阱区；形成在所述半导体衬底上的具有所述第一掺杂类型的阱区外延层；形成在所述阱区外延层上的自下而上层叠的具有与所述第一掺杂类型相反的第二掺杂类型的掺杂外延层和具有所述第一掺杂类型的漏区外延层；形成在由自下而上层叠的所述阱区外延层、所述掺杂外延层和所述漏区外延层构成的叠层结构的两侧的栅极介电层；形成在所述栅极介电层的外侧的栅极材料层，所述栅极介电层和所述栅极材料层构成双栅极结构；形成在所述双栅极结构和所述半导体衬底之间的隔离层；形成在所述阱区外延层的底角和所述阱区中的具有所述第二掺杂类型的源区。

进一步，所述阱区外延层的构成材料与所述半导体衬底的构成材料相同。

进一步，所述第一掺杂类型为P型，所述半导体器件为NMOS，或者所述第一掺杂类型为N型，所述半导体器件为PMOS。

进一步，对于所述NMOS而言，所述掺杂外延层为N+外延层，所述漏区外延层为P+外延层；对于所述PMOS而言，所述掺杂外延层为P+外延层，所述漏区外延层为N+外延层。

进一步，对于所述NMOS而言，所述源区为N+源区；对于所述PMOS而言，所述源区为P+源区。

进一步，对于所述NMOS而言，所述漏区外延层、所述掺杂外延层、所述阱区外延层和所述阱区、以及所述源区构成垂直PNPN结构；对于所述PMOS而言，所述漏区外延层、所述掺杂外延层、所述阱区外延层和所述阱区、以及所述源区构成垂直NPNP结构。

本发明还提供一种半导体器件的制造方法，包括：提供半导体衬底，并实施阱区注入，在所述半导体衬底中形成具有第一掺杂类型的阱区；在所述半导体衬底中依次沉积形成隔离层和介电层，并在其中形成沟槽，其中所述沟槽贯穿所述介电层和所述隔离层且所述沟槽的底部与所述阱区接触；在所述沟槽中形成厚度小于沟槽深度的外延层；实施阱区注入，使所述外延层转变为具有所述第一掺杂类型的阱区外延层；在所述阱区外延层上形成自下而上层叠的具有与所述第一掺杂类型相反的第二掺杂类型的掺杂外延层和具有所述第一掺杂类型的漏区外延层；沉积形成牺牲材料层，以完全填充所述沟槽，并执行化学机械研磨直至露出所述介电层；去除所述介电层，并实施离子注入，以在所述阱区外延层的底角和所述阱区中形成具有所述第二掺杂类型的源区；在由自下而上层叠的所述阱区外延层、所述掺杂外延层和所述漏区外延层构成的叠层结构的两侧形成双栅极结构。

进一步，所述第一掺杂类型为P型，所述半导体器件为NMOS，或者所述第一掺杂类型为N型，所述半导体器件为PMOS。

进一步，所述阱区外延层的构成材料与所述半导体衬底的构成材料相同。