[发明专利]一种背栅调制全耗尽MOS器件及其制备方法

说明书

技术领域

本发明涉及半导体器件和集成电路技术领域，具体涉及一种背栅调制全耗尽MOS器件及其制备方法。

背景技术

随着晶体管尺寸的进一步缩小，当体硅CMOS技术发展到22nm及其以下的技术节点后，其特征尺寸已很难继续微缩，使得Bulk CMOS无法获得等比例缩小的性能、成本和功耗优势。要进一步缩小关键尺寸，目前主要有两种途径：一是采用立体型结构的FinFET晶体管，另外一种是采用基于SOI的超薄绝缘层上硅技术(即UTBB FD-SOI晶体管技术)。尽管FinFET晶体管具有功耗小、面积小的优点，但这种技术存在晶体管寄生电阻电容较大，制造工艺相比平面型晶体管更为复杂成本更高等缺点，所以从22nm FinFET工艺晶体管向14nm技术节点的演进中遇到了极大的挑战。

相比而言，UTBB FD-SOI（Fully Depleted SOI，全耗尽SOI）技术更有望成为Bulk CMOS技术的有力替代者。UTBB FD-SOI晶体管实现了器件之间完全的介质隔离，避免了Bulk CMOS电路的闩锁效应。超薄硅层则自然地限定了源漏结深及源漏结耗尽区，从而可改善器件的短沟道效应、亚阈值特性，降低电路的静态功耗等。无闩锁、高速度、低电源电压、抗辐照和耐高温等优势使得UTBB FD-SOI技术拥有了更广泛的应用前景。而且，UTBB FD-SOI晶体管采用超薄的硅沟道以及通过背栅控制阈值电压，降低了对沟道掺杂的依赖性，使阈值电压保持稳定，同时还可以避免因掺杂而引起的迁移率退化。

但是，背栅的存在会使BOX层上的体区形成一个背栅沟道，如果背栅阈值电压过低，则会在较低背栅偏压情况下出现背栅沟道的开启，形成器件的关态漏电流，增加了器件的静态功耗、影响器件的性能。在抗辐照电路中，辐照会在BOX层和体区的Si/SiO2界面处产生陷阱电荷，这些陷阱电荷会诱导背栅沟道提前开启，导致背栅阈值电压增大，进而导致背栅漏电流的增大。所以，为提高器件的抗辐照和降低背栅漏电流及功耗等特性，提高背栅的阈值电压至关重要。

另外，采用增强沟道区载流子迁移率的技术也可以得到更高的性能和更低的功耗，考虑到III-V族元素化合物、IV族化合物材料相比传统的硅材料在载流子迁移率方面具有一定的优势，以这些高载流子迁移率的化合物材料代替传统的硅沟道则可以显著提高器件的工作速度，降低功耗。

中国专利（公开号：CN103367450A）公开了一种抗辐射加固的SOI器件及其制备方法。本发明的SOI器件包括半导体衬底、埋氧层、体区、栅区、源区和漏区、栅侧墙、LDD区及隔离氧化层，其中，在体区的下表面和埋氧层的上表面之间，以及体区在宽度方向上的两个侧壁与隔离氧化层之间设置有U型保护层，沿着沟道的宽度方向形状成U型。本发明在体区中引入U型保护层，即使辐射使得在厚的埋氧层和隔离氧化层中陷入大量的电荷，重掺杂的U型保护层也很难发生反型。对于全耗尽SOI器件，由于埋氧上方存在重掺杂区，背面体区-埋氧层界面处的表面电势不容易受到辐射在埋氧中陷入的正电荷的影响，因此引入重掺杂的U型可以减小辐射对全耗尽SOI器件前栅阈值电压的影响。

中国专利（公开号：CN101221957A）公开了一种双栅全耗尽SOICMOS器件，该器件包括硅衬底、埋氧层和形成在顶层硅膜中的n型沟道场效应晶体管、p型沟道场效应晶体管及器件介质隔离。本发明同时公开了一种制备双栅全耗尽SOI CMOS器件的方法。利用本发明，提高了源漏击穿电压和沟道区载流子迁移率，降低了工艺复杂程度和器件性能的波动。

发明内容

本发明提出一种背栅调制全耗尽MOS器件及其制备方法，基于一种新型的结构材料XOi，该XOi（X on insulator）是指超薄绝缘层i上的X材料，与传统的SOI材料的不同的该X材料为具有高载流子迁移率的III-V族化合物和IV族化合物材料，而超薄绝缘层i的材质则为比SiO2具有更高的热导率和高介电常数（高k）的绝缘材料如AlN等，并且采用外延工艺制备该XOi材料，进而使得以该XOi材料作为器件的沟道的迁移率得到进一步的改善，以提高器件的速度，并使器件的工作电压得到进一步的降低；另外，超薄绝缘层i的优良的热导率，还能降低器件的自加热效应；而高k特性的绝缘材料XOi则有利于提高阈值电压、增强抗辐照性能等。相较于传统的Bulk CMOS，UTBB FD-XOi器件可以降低短沟道效应，改善亚阈值特性，提高器件跨导及抗软失效能力等。