[发明专利]一种用于锁相环电路的锁定检测电路

说明书

技术领域

本发明涉及一种CMOS集成电路设计领域，尤其涉及一种锁相环电路的频率锁定检测电路。

背景技术

锁相环电路(PLL，Phase Lock Loop)已经成为现代电子系统中的基本构件之一。它们被广泛地用在通信、多媒体以及其他应用中。锁相环电路的应用包括频率合成器、FM解调器、时钟恢复电路、调制解调器以及音频译码器等。

图1所示的为传统的锁相环电路。其包括：鉴相器(PFD)、电荷泵、环路滤波器、压控振荡器(VCO)以及分频器。鉴相器基于基准信号SIN和反馈信号SFEED之间的相位差生成上信号SUP和下信号SDN。电荷泵根据上信号SUP和下信号SDN的状态生成电平彼此不同的输出信号。在环路滤波器中过滤电荷泵的输出信号的高频分量之后将该信号提供给压控振荡器的一个输入端。压控振荡器根据电压VCOI的DC电平生成具有不同频率的高频信号。分频器基于高频VCO输出信号生成低频反馈信号SFEED。反馈信号SPEED用作鉴相器的输入。当基准信号SIN和反馈信号SFEED的相位差和频率差接近零时，锁相环电路处于锁定状态。

为了检测锁相环电路的锁定状态，需要专门的锁定检测或指示电路，来确定锁相环电路的锁定状态。

图2所示的为一种传统的锁定检测电路。该种锁定检测电路是利用PLL_UP和PLL_DN信号在锁相环锁定时的宽度相同的重叠窄脉冲来产生一个锁定信号，通知系统锁相环的频率输出已经进入锁定状态，能够输出稳定的时钟信号。当锁相环失锁时，PLL_UP和PLL_DN信号的高电平宽度相差较大，异或电路XOR的输出主要为高电平，中间电容C通过反相器放电。一旦电路进入锁定状态，PLL_UP和PLL_DN相互重叠，XOR的输出为低电平，反相器对电容C充电，最终达到施密特触发器的上限阈值，PLL_LOCK输出为高，表明电路已经锁定，PLL为正常工作状态。如CN101621297A、CN101159433A等都是通过PLL_UP和PLL_DN信号来进行检测的锁定检测电路。

但是传统的锁定检测电路参数调整困难，检测精度不高。在PLL锁定过程中，常常会出现误判断的情况，造成多次输出锁定信号。因此，需要一种容易实现，判断准确的锁定检测电路。

发明内容

针对上述技术问题，本发明提供了了一种用于频率锁相环电路的新型锁定检测电路。

本发明通过以下技术方案得以实现：

一种用于锁相环电路的锁定检测电路，包含相位检测电路和锁定检测子电路，

其中，所述相位检测电路包含第一、第二触发器；

所述第一触发器、第二触发器的D端分别接有电源，Q端分别产生QU、QD信号，第一触发器的CKL端接收CLKREF信号，第二触发器的CKL端接收CLKFB信号；

所述锁定检测子电路包含与门电路、或门电路、异或门电路、至少两个延迟电路、至少两个触发器；

所述异或门包括一第一输入端，一第二输入端和一输出端；

所述或门电路的输入端连接所述第一触发器、第二触发器的Q端，所述或门电路的输出端连接第一延迟电路，所述与门电路的输入端连接所述第一触发器、第二触发器的Q端，所述与门电路的输出端连接第三触发器的CLK端，所述第三触发器的Q端分别连接第四触发器的D端和第二延迟电路的输入端，所述第二延迟电路的一第一输出端连接所述异或门电路的所述第一输入端，所述第二延迟电路的一第二输出端连接所述异或门电路的所述第二输入端，所述异或门电路的输出端连接所述第四触发器的CLK端，所述第四触发器的Q端输出信号给LOCKDET。

作为本发明的一个优选实施例，所述相位检测电路还包含反相器，所述反相器分别连接所述第一、第二触发器的Q端。

优选地，所述反相器的数目为2个以上。

作为本发明的一个优选实施例，所述相位检测电路还包含至少两个与非电路，所述与非电路的输入端分别连接所述第一、第二触发器的Q端，输出端连接到所述第一、第二触发器的R端。

作为本发明的一个优选实施例，所述锁定检测子电路还包括分频器，所述分频器分别连接所述第二延迟电路和第一触发器的CLK端。

优选地，所述分频器可以采用同步时钟分频分频器或者异步时钟分频分频器。

作为本发明的一个优选实施例，所述锁定检测子电路还包括反相器，所述反相器位于第四触发器的Q端，并输出信号给LOCKDET。