[发明专利]形成导电铜结构的阻障层的方法

说明书

技术领域

一般而言，本揭露关于精密半导体装置的制造，具体而言，指在集成电路产物上所形成如导电线/贯孔的铜基导电结构所用的阻障层的各种形成方法。

背景技术

如CPU、储存装置、ASIC(特殊应用集成电路)及诸如此类先进集成电路的制造，需要根据所指定电路布局在给定芯片区域上形成如晶体管、电容器、电阻器等大量电路组件。在使用例如MOS(金属氧化物半导体)技术制造复杂集成电路期间，百万颗例如N型沟道晶体管(NFET)及/或P型沟道晶体管(PFET)的晶体管形成于包括有结晶半导体层在内的基底上。场效晶体管无论所想的是NFET晶体管或PFET晶体管，通常都包括形成于半导体基底中并且由沟道区隔开的掺杂源极与漏极区。栅极绝缘层位于沟道区上以及导电栅极电极位于栅极绝缘层上。借由对栅极电极施加适度电压，沟道区变为导电并且容许电流由源极区流至漏极区。

在现代超高密度集成电路中，晶体管的实体尺寸在过去数十年已稳定减小(decreased)以增强半导体装置的效能及电路的整体功能。例如，现代晶体管装置上的栅极长度(介于源极与漏极区之间的距离)数年来已持续缩减(reduced)并且预期在未来进一步小型化(scaling)(尺寸缩减)。晶体管装置的沟道长度正在(ongoing)并且持续减小已改良晶体管的操作速度以及使用此些晶体管所形成的集成电路。然而，随着进行中的特征尺寸缩小(shrinkage)出现了某些问题，其可能部分抵消借由此特征尺寸缩减所得到的好处。例如，由于沟道长度减小，相邻晶体管之间的间距同样减小，借此增加每个单位面积的晶体管密度。此小型化也限制了用以对晶体管提供电性连接手段所形成的导电接触组件以及结构的尺寸，这具有增加导电接触组件及结构的电阻的效应。基本上，特征尺寸的缩减及聚积密度(packing density)的增大于装置层级(level)以及装置层级上所形成的各个金属化层内都使现代集成电路装置上的每件东西更拥挤。

一般而言，由于现代集成电路的大量电路组件及所需复杂布局，故无法在其上制造有晶体管等电路组件的相同层级内建置(establish)个别(individual)电路组件的电性连接。反而是，现代集成电路产物具有多个所谓的金属化层层级，其统(collectively)含产物用的「配线(wiring)」图案，亦即对晶体管和电路提供电性连接的导电结构，如导电金属贯孔和导电金属线。一般而言，导电金属线用于提供层级内(intra-level)(相同层级)的电性连接，而层级间(inter-level)(层级之间)的连接则为垂直连接，其亦称为贯孔。简言之，垂直取向的导电贯孔结构在各个堆栈式金属化层之间提供电性连接。因此，例如线件和贯孔等此些导电结构的电阻在集成电路产物的总体(overall)设计中成为显著问题，理由在于这些组件的剖面面积相应减小，这对最终产物或电路的有效电阻及总体效能可具有显著影响。

改良各个金属化系统的功能及效能能力(performance capability)也已成为设计现代半导体装置的重要态样。此些改良的一个实施例反应在增加集成电路装置中的铜金属化系统的使用以及此些装置中所谓「低k」(具有电介常数小于大约3的材料)的使用。铜金属化系统相较于例如将钨用于导电线和贯孔的先前金属化系统展现出改良型导电性。相较于其它具有较高电介常数的电介材料，低k电介材料的使用趋向于借由降低串扰(cross talk)来改良信号对噪声比(S/N比)。然而，相较于一些其它先前使用的电介材料，此些低k电介材料的使用因其趋向于对非期望(undesirable)金属迁移的抵抗性(resistant)较低而会有问题。

铜属于难以使用传统掩膜(masking)及蚀刻技术予以直接蚀刻的材料。因此，现代集成电路装置中例如导电线或贯孔的导电铜结构通常是利用已知的单或双镶嵌技术形成。一般而言，镶嵌技术包括(1)在绝缘材料层中形成凹槽/贯孔，(2)沉积一个或多个较薄阻障或衬垫层(例如TiN、Ta、TaN)，(3)在阻障层上形成铜晶种层，(4)进行主体铜沉积制程以形成横越基底并且在凹槽/贯孔中的主体铜材料，以及(5)进行至少一道化学机械研磨(CMP)制程以移除各种材料位于凹槽/贯孔外侧的过剩部分以界定最终导电铜结构。铜材料通常是在借由物理气相沉积于阻障层上沉积薄导电铜晶种层后借由进行电化学铜沉积制程予以形成。