[发明专利]高速CML锁存器

说明书

技术领域

本发明涉及锁存器技术领域，更具体涉及一种高速CML锁存器。

背景技术

随着半导体技术的不断发展，电路工作频率不断提升。特别在高速数据传输情况下，当速度达到5GHz以上时，基于CMOS（Complementary Metal Oxide Semiconductor）逻辑的单元电路将面临工作速度上的制约。在高速数据传输中通常用CML电路代替传统CMOS逻辑。

作为时序型数字电路的基本组件，锁存器在集成电路中应用非常广泛。基于CML的锁存器通常结构如图1所示，其包括一个跟随支路100和一个锁存支路102，分别由正反两相的时钟Vclk+和Vclk-控制。尾电流源116负责为电路提供偏置电流，该电流在负载电阻118和120上产生压降，从而产生输出信号Vout+和Vout-。具体来说，当Vclk+为高时，晶体管112导通，跟随支路100开启，同时Vclk-为低，晶体管114关断，锁存支路102关断，偏置电流仅流过跟随支路100。输入对管104和106分别由差分输入信号Vin+和Vin-控制，若Vin+为高，则电流流过晶体管104和负载电阻118，从而将Vout-下拉到一个较低的电平；而晶体管106和负载电阻120所在的支路则没有电流流过，从而使输出节点Vout+保持为高电平。同理，若Vin-为高，则偏置电流流过晶体管106和负载电阻120，而晶体管104和负载电阻118则没有电流流过，使得输出节点Vout-和Vout+分别表现为高电平和相对较低的电平。由此，Vclk+为高时实现了电平跟随的功能，而当Vclk-为高时，晶体管114导通，锁存支路102开启；同时Vclk+为低，晶体管112关断，跟随支路100关断。输出节点Vout+和Vout-在交叉耦合对管108和110的作用下，保持并放大上一个跟随状态的电平，实现锁存功能。由于该电路由尾电流源116提供恒定的偏置电流，放大管一直工作在饱和区，而不需要像CMOS电路那样不断在线性区和饱和区之间转换，因此电路速度优于CMOS电路。但是，在频率特别高的时候（>10GHz），该电路受到锁存支路增益的影响，增益小有可能发生功能失效。锁存支路的增益主要受到支路尾电流源大小影响，可以通过增加支路尾电流源大小来提高放大增益，从而对高频下跟随支路捕获到的非理想信号进行放大和电平恢复。对于图1中的传统CML锁存器，由于跟随支路和锁存支路共享尾电流源，导致高频下锁存支路增益受限，从而影响了电路速度。而直接增加尾电流源大小又会导致功耗的明显提升，因此该传统CML锁存器受到速度和功耗的相互制约。

发明内容

（一）要解决的技术问题

本发明要解决的技术问题是如何在不显著增加电路功耗的前提下，提高CML锁存器的工作频率。

（二）技术方案

为了解决上述技术问题，本发明提供了一种高速CML锁存器，所述CML锁存器包括跟随支路200、锁存支路202、电源管脚V、接地管脚G、第一负载电阻218、第二负载电阻220、反向输出节点Vout-、正向输出节点Vout+、反向时钟Vclk-、正向时钟Vclk+、正向输入信号Vin+、反向输入信号Vin-、尾电流源216、第七NMOS晶体管222；其中所述跟随支路200包括第一NMOS晶体管204、第二NMOS晶体管206、第三NMOS晶体管212；所述锁存支路202包括第四NMOS晶体管214、第五NMOS晶体管208、第六NMOS晶体管210；

所述第一负载电阻218一端连接所述电源管脚V，另一端连接反向输出节点Vout-；所述第二负载电阻220一端连接所述电源管脚V，另一端连接正向输出节点Vout+；所述第一NMOS晶体管204，其栅极连接正向输入信号Vin+，漏极连接在所述反向输出节点Vout-；所述第二NMOS晶体管206，其栅极连接反向输入信号Vin-，漏极连接在所述正向输出节点Vout+，源极与所述第一NMOS晶体管204的源极相连；第三NMOS晶体管212，其栅极连接正向时钟Vclk+，漏极连接在所述第一NMOS晶体管204的源极以及所述第二NMOS晶体管206的源极；

第四NMOS晶体管214，其栅极连接反向时钟Vclk-，源极连接所述第三NMOS晶体管212的源极；第五NMOS晶体管208，其栅极连接所述正向输出节点Vout+，漏极连接所述反向输出节点Vout-，源极连接所述第四NMOS晶体管214的漏极；第六NMOS晶体管210，其栅极连接所述反向输出节点Vout-，漏极连接所述正向输出节点Vout+，源极连接所述第四NMOS晶体管214的漏极；