[发明专利]半导体器件的形成方法

说明书

技术领域

本发明涉及半导体形成领域，尤其是涉及一种半导体器件的形成方法。 

背景技术

随着集成电路制造技术的发展，集成电路的集成度不断增加，集成电路的特征尺寸也不断减小，而对于集成电路中各电器元件的质量要求也越发严格。继而集成电路制备工艺不断革新，以提高制得的集成电路电器元件的质量。 

如在COMS的栅极制备工艺中，后栅极(gate last)工艺已逐渐取代前栅(gate first)工艺以提高栅极的质量。所谓前栅工艺是指，在半导体衬底的介质层内形成开口后，直接于开口内填充栅极材料，形成栅极，之后进行源漏注入，并进行退火工艺以激活源漏中的离子，从而形成源区和漏区。但前栅工艺中，在退火工艺中，栅极不可避免地会受到高温加热，其会导致晶体管的阈值电压Vt漂移，从而影响半导体器件的电学性能。 

在后栅工艺中，参考图1所示，先在半导体衬底10上形成伪栅材料层（图中未标示），之后刻蚀所述伪栅材料层，在所述半导体衬底10上形成伪栅结构11；向所述半导体衬底10内注入离子，形成伪栅结构11的源/漏区14后，参考图2所示，在所述半导体衬底10上沉积介质层12，所述介质层12覆盖所述伪栅结构11，之后采用CMP（化学机械研磨）去除所述伪栅结构11上的介质层12，至露出所述伪栅结构11的伪栅材料层；参考图3所示，在刻蚀去除所述伪栅结构11，从而在介质层12内形成栅极凹槽13后，向所述栅极凹槽13内填充栅极材料形成栅极（图中未显示）。 

后栅工艺成功地避开了形成源区和漏区时引入的高温而对于栅极的损伤，从而改善形成的半导体器件的电学性能。 

然而在实际操作过程中，参考图4所示，在CMP工艺后，在所述介质层12的表面会出现凹槽15的缺陷。在后续向所述栅极凹槽13内填充栅极材料后，在所述凹陷15内同样会形成一层导电层。所述导电层会造成后续形成的 栅极间的电导通现象（gate bridge），从而影响半导体器件的性能。 

为此，在后栅工艺中，如何避免在CMP工艺后在介质层表面形成凹槽，进而在后续工艺中避免栅极间的电导通现象（gate bridge），以确保最终形成的半导体器件的性能是本领域技术人员亟需解决的问题。 

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，减少栅极与栅极之间的电导通现象。 

为解决上述问题，本发明提供一种半导体器件的形成方法，包括： 

提供半导体衬底，在所述半导体衬底上形成伪栅结构，所述伪栅结构包括伪栅材料层； 

在所述半导体衬底上形成介质层，所述介质层覆盖所述伪栅结构； 

采用第一平坦化工艺去除部分厚度的所述介质层； 

在剩余介质层表面形成修复介质层； 

采用第二平坦化工艺去除所述修复介质层和剩余介质层，直至露出所述伪栅材料层。 

可选地，所述修复介质层的厚度为

可选地，形成修复介质层的步骤包括：采用SACVD工艺形成所述修复介质层； 

所述SACVD工艺采用TEOS和O₃形成所述修复介质层。 

可选地，采用SACVD工艺形成所述修复介质层的工艺参数包括： 

控制温度为400～500℃，气压为500～700torr，TEOS和O₃的流量比为1:30～1:18。 

可选地，采用第一平坦化工艺去除部分厚度的所述介质层包括：采用固定磨料研磨步骤的CMP工艺去除部分厚度的介质层。 

可选地，所述伪栅结构的伪栅材料层上还覆盖有硬掩模层，所述介质层还覆盖所述硬掩模层； 

去除部分厚度的所述介质层包括： 

采用第一平坦化工艺去除部分所述介质层，直至露出所述硬掩模层。 

可选地，采用第二平坦化工艺去除所述修复介质层和剩余介质层的方法为；采用浆料研磨步骤的CMP工艺。 

可选地，所述介质层包括第一介质层和第二介质层，所述介质层的形成工艺包括： 

控制温度为400～500℃，通入TEOS和O₃，在所述半导体衬底上形成第一介质层，所述第一介质层覆盖所述伪栅结构； 

控制温度为350～500℃，通入TEOS和O₂，在所述第一介质层上形成第二介质层。 

可选地，采用第一平坦化工艺去除部分厚度的所述介质层包括： 

先采用浆料研磨步骤的CMP工艺，研磨所述第二介质层，至至少露出部分所述第一介质层；