[发明专利]用于宽带宽谐振全局时钟分配的可变电阻开关

说明书

技术领域

本申请一般地涉及改进的数据处理装置和方法，更具体地说，涉及用于宽带宽谐振全局时钟分配的机制。

背景技术

在同步数字系统中，时钟信号用于定义该系统中的数据移动的时间参考。时钟分配网络将来自公共点的时钟信号分配给需要该信号的所有元件。因为这种功能对于同步系统的工作而言至关重要，所以更多地关注时钟信号及其分配中使用的电网络的特征。时钟信号通常被视为简单的控制信号；但是，这些信号具有某些非常特殊的特征和属性。

时钟信号通常使用最大扇出（fanout）加载，并且在整个同步系统中以任何信号（控制或数据信号）的最高速度工作。因为时钟信号为数据信号提供时间参考，所以时钟波形必须特别干净和尖锐。此外，这些时钟信号尤其受技术扩展的影响，因为当线路尺寸减小时，长的全局互连线路变得电阻明显增加。这种增加的线路电阻是时钟分配对同步性能的重要性增加的一个主要原因。最后，对时钟信号到达时间的任何差异和不确定性的控制可以严重限制整个系统的最大性能，并且产生灾难性的竞争条件，其中不正确的数据信号可能锁存在寄存器中。

时钟分配网络通常在芯片消耗的电力中占很大一部分。谐振时钟分配可以节省多达50%的全局时钟电力。现代处理器工作的频率范围宽于谐振电路的带宽。此外，谐振和非谐振时钟模式之间的快速切换将导致不可接受的时钟波形更改。谐振定时获得显著的电感；但是，典型的平面、螺旋电感器导致对电源网格的更多中断和更高级路由。谐振或其它多模式定时更改扇区缓冲器的所需驱动强度，从而导致转换速率（slew rate）的更改、驱动器延迟的更改，以及在从一种模式转到另一种模式（尤其是转到谐振时钟模式）期间导致较短循环。

网格的不同扇区以不同方式加载，因此单一缓冲器大小并非最优。在最后一刻调整时钟网格调谐，并且扇区负载会变化，从而需要缓冲器调整，这通常在前段制程（FEOL）（其包括为形成晶体管（金属层下面的任何事物）而采取的步骤）之后。

发明内容

在一个示例性实施例中，一种宽带宽谐振时钟分配包括被配置为将时钟信号分配给集成电路的多个组件的时钟网格、至少一个电感器、至少一个可调电阻开关以及电容器网络。所述电感器、可调电阻开关以及电容器网格连接在所述时钟网格与参考电压之间。可对所述至少一个可调电阻开关编程以便基于所述时钟信号的频率，动态地将所述至少一个电感器切换入或切换出所述时钟分配以实现至少一种谐振操作模式或非谐振操作模式。

在本发明的实例实施例的以下详细描述中描述了本发明的这些和其它特性和优点，或者鉴于本发明的实例实施例的以下详细描述，本发明的这些和其它特性和优点将对于所属技术领域的普通技术人员而言变得显而易见。

附图说明

当结合附图阅读时，通过参考以下对示例性实施例的详细描述，可以最佳地理解发明本身及其优选使用模式、进一步的目标和优点，这些附图是：

图1示出根据一个示例性实施例的多模式谐振时钟分配；

图2示出根据一个示例性实施例的谐振时钟的调谐；

图3示出双电感器实施例的电力节省；

图4是示出根据一个示例性实施例的用于配置多模式谐振时钟分配的机制的操作的流程图；

图5示出根据一个示例性实施例的四扇区多模式谐振时钟分配；

图6示出根据一个示例性实施例的可编程扇区缓冲器；

图7A示出根据一个示例性实施例的可编程扇区缓冲器的输出下降转换、延迟和功率控制；

图7B示出根据一个示例性实施例的可编程扇区缓冲器的输出上升转换、延迟和功率控制；

图8示出根据一个示例性实施例的全强度扇区缓冲器的实现；

图9示出根据一个示例性实施例的在缓冲器大小过程调谐上的延迟更改和转换；

图10示出根据一个示例性实施例的随扇区缓冲器的编程强度而增加延迟；

图11示出根据一个示例性实施例的随扇区缓冲器的编程强度而减小延迟；

图12示出根据一个示例性实施例的用于减小内置于扇区缓冲器的驱动器中的直通电流的非重叠切换；

图13A-13D示出根据一个示例性实施例的后段制程可替换的缓冲器设计；

图14示出根据一个示例性实施例的单个电感器的开关块；

图15示出根据一个示例性实施例的在栅极输入端具有RC滤波器的开关设计；

图16示出根据一个示例性实施例的开关电阻随编程阶梯（step）的更改；