[发明专利]存储器装置和存储器控制方法

说明书

技术领域

本发明是关于一种存储器装置和存储器控制方法，特别是关于具有列解码器的存储器装置，其中该列解码器可用于降低邻近存储单元之间的电容耦合效应。

背景技术

图1是显示传统的存储器装置100的示意图。如图1所示，存储器装置100至少包括一存储单元阵列110和一列解码器(Column Decoder)120。为简化图式，存储器装置100的其余元件省略而未显示于图1中。存储单元阵列110包括多个存储单元。多条字符线WL和多条本地位线(Local Bit Line)BL可用于选择这些存储单元。另外，列解码器120可用于选择性地耦接这些本地位线BL之一者至一总体位线(Global Bit Line)GBL。

图2是显示传统的存储器装置100的电容耦合效应的示意图。如图2所示，存储单元阵列110可用多个存储晶体管M1-1至M3-3实施(其亦可被称为“存储单元”)。随着半导体制造工艺的发展，存储器装置100的尺寸变得更加微缩，这将使得其内的这些存储晶体管M1-1至M3-3彼此更加靠近，而因邻近单元之间的寄生电容的影响，更导致严重的相互耦合效应。举例来说，当其中一字符线WL2和一本地位线BL2被选择时，存储晶体管M1-2、M2-2、M3-2会同时被使能，而一电流I2会流经所选择的本地位线BL2、存储晶体管M2-2，以及一源极线VL。在理想状态下，相邻近的两条本地位线BL1、BL3应该要维持浮接状态且无任何电流流过。然而，在实际情况下，因为受到存储晶体管M1-2、M2-2、M3-2之间的电容耦合效应所影响，仍会有无预期的耦合电流I1、I3分别产生并流经存储晶体管M1-2、M3-2以及未被选择的本地位线BL1、BL3。此种相互耦合效应可能会导致一些操作错误，更降低存储器装置100的可靠性。

发明内容

本发明要解决的技术问题是：提供一种存储器装置和存储器控制方法，以解决上述相互耦合效应可能会导致的一些操作错误，并降低存储器装置可靠性的问题。

在较佳实施例中，本发明提供一种存储器装置，包括：一存储单元阵列，包括多条偶数本地位线和多条奇数本地位线；以及一列解码器，包括：多个偶数通道晶体管，其中每一这些偶数通道晶体管的一控制端是分别耦接至多条偶数选择线的单独一条，每一这些偶数通道晶体管的一第一端是分别耦接至这些偶数本地位线的单独一条，而每一这些偶数通道晶体管的一第二端皆耦接至一偶数总体位线；以及多个奇数通道晶体管，其中每一这些奇数通道晶体管的一控制端是分别耦接至多条奇数选择线的单独一条，每一这些奇数通道晶体管的一第一端是分别耦接至这些奇数本地位线的单独一条，而每一这些奇数通道晶体管的一第二端皆耦接至一奇数总体位线；其中该偶数总体位线是相异于该奇数总体位线。

在另一较佳实施例中，本发明提供一种存储器控制方法，包括下列步骤：提供一存储单元阵列，其中该存储单元阵列包括多条偶数本地位线和多条奇数本地位线；提供一列解码器，其中该列解码器包括多个偶数通道晶体管和多个奇数通道晶体管，其中这些偶数通道晶体管是选择性地耦接这些偶数本地位线至一偶数总体位线，这些奇数通道晶体管是选择性地耦接这些奇数本地位线至一奇数总体位线，而该偶数总体位线是相异于该奇数总体位线；选择并使能这些偶数通道晶体管之一者或是这些奇数通道晶体管之一者；当这些偶数通道晶体管之一者被选择并使能时，禁能其余未被选择的偶数通道晶体管，并使能所有这些奇数通道晶体管，且通过该奇数总体位线将所有这些奇数本地位线下拉至一接地电位；以及当这些奇数通道晶体管之一者被选择并使能时，禁能其余未被选择的奇数通道晶体管，并使能所有这些偶数通道晶体管，且通过该偶数总体位线将所有这些偶数本地位线下拉至该接地电位。

本发明可以有效地消除邻近存储单元之间的电容耦合效应，与传统设计相比，本发明所提供的存储器装置及其列解码器可以具有更高的可靠性和更低的错误率。

附图说明

图1是显示传统的存储器装置的示意图；

图2是显示传统的存储器装置的电容耦合效应的示意图；

图3是显示根据本发明一实施例所述的存储器装置的示意图；

图4是显示根据本发明一实施例所述的存储器装置于任一偶数本地位线被选择时的操作示意图；

图5是显示根据本发明一实施例所述的存储器装置于任一奇数本地位线被选择时的操作示意图；

图6是显示根据本发明一实施例所述的存储器装置的操作优点的示意图；以及

图7是显示根据本发明一实施例所述的存储器控制方法的流程图。

符号说明：