[发明专利]存储器装置和存储器控制方法

权利要求书

1.一种存储器装置，其特征在于，该存储器装置包括：

一存储单元阵列，包括多条偶数本地位线和多条奇数本地位线；以及

一列解码器，包括：

多个偶数通道晶体管，其中每一所述偶数通道晶体管的一控制端分别耦接至多条偶数选择线的单独一条，每一所述偶数通道晶体管的一第一端分别耦接至所述偶数本地位线的单独一条，而每一所述偶数通道晶体管的一第二端皆耦接至一偶数总体位线；以及

多个奇数通道晶体管，其中每一所述奇数通道晶体管的一控制端分别耦接至多条奇数选择线的单独一条，每一所述奇数通道晶体管的一第一端是分别耦接至所述奇数本地位线的单独一条，而每一所述奇数通道晶体管的一第二端皆耦接至一奇数总体位线；

其中该偶数总体位线相异于该奇数总体位线；

其中当所述偶数通道晶体管之一者被选择并使能时，其余未被选择的偶数通道晶体管皆被禁能，而所有所述奇数通道晶体管皆被使能。

2.根据权利要求1所述的存储器装置，其特征在于，当所述偶数通道晶体管之一者被选择并使能时，所有所述奇数本地位线皆被该奇数总体位线下拉至一接地电位。

3.根据权利要求1所述的存储器装置，其特征在于，当所述奇数通道晶体管之一者被选择并使能时，其余未被选择的奇数通道晶体管皆被禁能，而所有所述偶数通道晶体管皆被使能。

4.根据权利要求3所述的存储器装置，其特征在于，当所述奇数通道晶体管之一者被选择并使能时，所有所述偶数本地位线皆被该偶数总体位线下拉至一接地电位。

5.根据权利要求1所述的存储器装置，其特征在于，该存储器装置还包括：

一总体位线解码器，其中该偶数总体位线和该奇数总体位线皆耦接至该总体位线解码器，并皆由该总体位线解码器所控制。

6.根据权利要求1所述的存储器装置，其特征在于，所述偶数本地位线是分别与所述奇数本地位线互相交错排列。

7.根据权利要求1所述的存储器装置，其特征在于，所述偶数通道晶体管和所述奇数通道晶体管皆属于N型金属氧化物半导体场效晶体管。

8.一种存储器控制方法，其特征在于，该存储器控制方法包括下列步骤：

提供一存储单元阵列，其中该存储单元阵列包括多条偶数本地位线和多条奇数本地位线；

提供一列解码器，其中该列解码器包括多个偶数通道晶体管和多个奇数通道晶体管，其中所述偶数通道晶体管是选择性地耦接所述偶数本地位线至一偶数总体位线，所述奇数通道晶体管选择性地耦接所述奇数本地位线至一奇数总体位线，而该偶数总体位线相异于该奇数总体位线；

选择并使能所述偶数通道晶体管之一者或是所述奇数通道晶体管之一者；

当所述偶数通道晶体管之一者被选择并使能时，禁能其余未被选择的偶数通道晶体管，并使能所有所述奇数通道晶体管，且通过该奇数总体位线将所有所述奇数本地位线下拉至一接地电位；以及

当所述奇数通道晶体管之一者被选择并使能时，禁能其余未被选择的奇数通道晶体管，并使能所有所述偶数通道晶体管，且通过该偶数总体位线将所有所述偶数本地位线下拉至该接地电位。

9.根据权利要求8所述的存储器控制方法，其特征在于，该存储器控制方法还包括：

通过一总体位线解码器，控制该偶数总体位线和该奇数总体位线。

10.根据权利要求8所述的存储器控制方法，其特征在于，所述偶数本地位线是分别与所述奇数本地位线互相交错排列。

11.根据权利要求8所述的存储器控制方法，其特征在于，所述偶数通道晶体管和所述奇数通道晶体管皆属于N型金属氧化物半导体场效晶体管。