[发明专利]具有用于更高性能和能量效率的去耦比特的非易失性多级单元存储器

权利要求书

1.一种非易失性多级单元MLC存储器设备，包括：

非易失性存储单元的阵列，每个非易失性存储单元用于存储多组比特；

行缓冲器，具有多个缓冲器部，每个缓冲器部用于存储来自所述存储单元的一个或多个比特并且具有不同的读取延迟和能量以及写入延迟和能量；以及

存储器控制器，用于发出向存储单元集中不同比特的写入请求并指示存储器合并写入请求以向所述存储单元集进行单一写入，

其中在调度写入请求时，如果存在合并的机会，所述存储器控制器能够主动地将来自上一级高速缓存的脏的块发送至所述存储器。

2.根据权利要求1所述的非易失性MLC存储器设备，其中，第一组比特存储于第一缓冲器部中，并且第二组比特存储于第二缓冲器部中，并且其中，来自第一缓冲器部的比特块与来自第二缓冲器部的比特块交织以在所述行缓冲器处合并写入。

3.根据权利要求1所述的非易失性MLC存储器设备，其中，所述行缓冲器包括多个感测放大器和模数转换器，每个感测放大器与位线相连。

4.根据权利要求3所述的非易失性MLC存储器设备，其中，每个模数转换器与用于保持所述多组比特的多个锁存器相连。

5.根据权利要求3所述的非易失性MLC存储器设备，其中，所述读取延迟取决于所述多个感测放大器感测每个非易失性存储单元的电阻所用的时间。

6.根据权利要求1所述的非易失性MLC存储器设备，其中，所述写入延迟取决于所述非易失性存储单元的初始状态和所述非易失性存储单元的目标状态。

7.一种用于针对更高的性能和能量效率在非易失性多级单元MLC存储器中将比特去耦的方法，包括：

将物理地址空间去耦成多组比特，每组具有不同的读取和写入延迟；

将所述多组比特的读取和写入延迟显露给存储器控制器；以及

根据所述多组的读取和写入延迟为存储器请求服务，

在每一次逐出脏的上一级高速缓存数据块时，在上一级高速缓存中搜索映射到存储器行的脏的高速缓存块并且作为向所述非易失性MLC存储器的写回投机性地发出这些脏的高速缓存块。

8.根据权利要求7所述的方法，其中，将物理地址空间去耦成多组比特包括将所述多组比特存储成行缓冲器的多个缓冲器部。

9.根据权利要求8所述的方法，包括：将第一缓冲器部中的数据块与第二缓冲器部中的数据块交织以增加写入合并的机会。

10.一种计算机系统，包括：

非易失性多级单元MLC存储器，具有非易失性存储单元的阵列，每个存储单元用于存储最高有效位MSB和最低有效位LSB；

行缓冲器，具有用于存储来自所述存储单元的MSB的MSB缓冲器和用于存储来自所述存储单元的LSB的LSB缓冲器，其中来自MSB缓冲器的比特块与来自LSB缓冲器的比特块交织；以及

存储器控制器，用于将数据块写入非易失性MLC存储器的行中的单元集，识别向行中的相同单元集的其他写入请求，并指示所述存储器合并向存储器的写入，

其中在调度写入请求时，如果存在合并的机会，所述存储器控制器能够主动地将来自上一级高速缓存的脏的块发送至所述存储器。

11.根据权利要求10所述的计算机系统，其中所述行缓冲器包括多个感测放大器，并且所述存储器控制器控制所述多个感测放大器来选择MSB缓冲器或LSB缓冲器来存储所述数据块。

12.根据权利要求10所述的计算机系统，其中所述非易失性MLC存储器包括相变存储器。