[发明专利]用于处理绝缘体上半导体结构以提高半导体层厚度均匀度的工艺

说明书

技术领域

本发明涉及一种用于处理绝缘体上半导体型结构的工艺，该绝缘体上半导体型结构依次包括支撑衬底、介电层和着眼于使该半导体层的厚度标准化、具有小于或等于100nm厚度的半导体层。

背景技术

在绝缘体上半导体(SeOI)型结构中，介电掩埋层将该半导体层与支撑衬底电隔离。

在介电层的材料是二氧化硅(SiO₂)的情况下，该介电掩埋层通常由术语“氧化掩埋层”的缩写BOX表示。

在部分耗尽(PD)SeOI结构中，该介电掩埋层的厚度通常大于100nm并且由此足以确保电性能完整性以及所述层的质量。该半导体层的厚度于是通常在100nm到200nm之间。

另一方面，在全耗尽(FD)SeOI结构中，该半导体层具有一超薄厚度，也就是说小于或等于50nm，通常约为12nm并且其可以降低至大约5nm。为了从沟道背面偏振的已证实优势中获得益处，该介电掩埋层的厚度还可以降低大约150nm的典型厚度，以降至低于50nm的数值，通常为25nm并且其可以下降至5nm。

这种结构特别用于制造晶体管、形成在该超薄半导体层之中或之上的未被掺杂的沟道层。

由于该介电掩埋层所具有以及该半导体层的超薄厚度，这些FD SeOI结构具有能够精确控制晶体管的沟道、改善短沟道效应以及降低晶体管变化性的优点。

对于FD SeOI晶体管，由功函数变化性以及该沟道厚度引起的栅线边缘粗糙度(LER)造成了总的变化性结构。

在沟道未被掺杂的情况下，该总的变化性不会经受随机掺杂波动(RDF)。

因此，形成沟道的半导体层的厚度的均匀度是限制FD SeOI器件的变化性的重要参数。

就这一点而言，技术参数包括“晶圆内”均匀度(即，在同一个结构的表面上，所述结构通常形成为圆形晶圆的形式)和“晶圆至晶圆”均匀度(即，在属于所有生产批次的所有结构之间)这两者。

这两种均匀度条件的组合由层总厚度变化性(LTTV)表达式表示，并且影响FD SeOI结构的制造工艺的参数，以获得预期的均匀度。

因此，对于FD SeOI应用，把半导体层具有±0.5nm的量级的总厚度变化性作为目标，优选地在±0.2nm晶圆至晶圆的量级，即在所有生产批次所形成的各种结构之间。

文献WO 2004/015759涉及基于所述层的选择性牺牲氧化反应对SeOI的半导体层的厚度进行修正的工艺。

根据工艺条件，牺牲氧化反应消耗了更大或更小的半导体层厚度。

接着通过选择性刻蚀，通常利用氢氟酸(HF)将该牺牲氧化物层移除。

然而，作为此工艺的对象的结构并不仅是FD SeOI结构，而且包括“常规的”PD SeOI结构。

此外，在“批量”型设备(即，在所述设备(例如，反应炉)中多个结构是同时处理的)中，通过牺牲氧化反应获得的减薄的精确度的数量级比根据期望控制FD SeOI结构上的均匀度所决定的精确度更大。

实际上，由于在设备中温度不是完全均匀的，因此在同一个结构内和/或从一个结构到相邻结构，氧化厚度会变化。

因此，在这样的减薄操作结束时，得到该半导体层厚度的平均为±1至1.5nm的变化量。

图1示出了如上所述地以及当应用于PD SeOI的制造时在牺牲氧化反应步骤结束时，与可以获得的半导体层的目标厚度e_t相比的平均厚度e_mean的分布。

因此有必要定义用于控制该半导体层的平均厚度的处理，其特别适合于FD SeOI结构的层所需要的精确度。

因此本发明的一个目标是提供用于处理“全耗尽”应用的绝缘体上半导体型结构的工艺，其使得在整个生产量之上的各种结构之间的半导体层的厚度(晶圆至晶圆厚度)可以被标准化。

通过尽可能小地修改目前的SeOI制造工艺，这种工艺必须能够在工业规模上实现。

所述工艺还必须能够利用商用和便宜的方式来实现。

本发明的另一目标是提供一种绝缘体上半导体型结构的制造工艺，其使得保证所制造的结构的良好均匀度成为可能。

发明内容

根据本发明所提出的是一种用于处理绝缘体上半导体型结构的工艺，该绝缘体上半导体型结构依次包括支撑衬底、介电层和具有小于或等于100nm的厚度的半导体层，所述半导体层被牺牲氧化物层覆盖，所述工艺的特征在于其包括以下步骤：