[发明专利]具有单侧缓冲器和非对称构造的静态随机存取存储器单元

说明书

技术领域

本申请涉及集成电路，诸如包括固态存储器的集成电路。本发明的实施例更具体地涉及静态随机存取存储器(SRAM)单元和装置。

背景技术

很多现代电子装置和系统现在包括用于控制和管理宽范围的功能和有用的应用的大量计算能力。考虑到执行这些现代化装置的复杂功能中经常涉及的大量数字数据，现在一般在用于这些系统的电子电路中实现巨大的固态存储器容量。静态随机存取存储器(SRAM)已经变成针对这些现代化的考虑功率的电子系统中的许多固态数据存储要求的存储器技术的选择。如在本领域是基础的，SRAM单元“静态地”存储内容，因为只要电力被施加到存储器，所存储的数据状态在每个单元中保持被锁存；这与“动态”RAM(“DRAM”)相反，其中数据必须被周期性地刷新以被保留。

在最近几年中半导体技术的发展使得能够将最小器件特征尺寸(例如，MOS晶体管栅)缩小到次微米范围。当应用于存储器阵列时，这个微型化特别有益，因为大比例的整个芯片面积经常用于片上存储器。结果，巨大的存储器资源现在经常作为嵌入式存储器集成在大规模集成电路中，诸如微处理器、数字信号处理器、和“片上系统”集成电路中。然而，器件尺寸的这个物理缩放带来显著问题，特别是与嵌入式的SRAM相关的，以及在被实现成“独立”存储器集成电路器件的SRAM中。这些问题中的很多是由于以这些及其小的特征尺寸形成的晶体管的电气特性的增加的变化造成的。已经观察到特性的这个变化增加逐个单元地读和写功能故障的可能性。在处于或者接近其电路设计极限的这些存储器中，对器件变化的敏感度也特别高。如所预期的，集成电路内器件变化的增加与较大数量存储器单元(并且因而晶体管)的组合使一个或者更多个单元不能够被读或写或者保持所存储的数据状态的可能性高。

图1a例示传统SRAM单元的示例，其为按照公知的六晶体管(6-T)排列构建的。在本示例中，单元2是在类似单元的存储器阵列的第j行和第k列中。SRAM存储器单元2偏置在电源线V_dda上的电压和地基准电压V_ssa之间。SRAM存储器单元2按照传统方式被构建为一对交叉耦合的CMOS反相器、串联连接的p沟道负载晶体管3a和n沟道驱动器晶体管4a的一个反相器、以及串联连接的p沟道负载晶体管3b和n沟道晶体管4b的另一个反相器；按照通常的方式，每个反相器中晶体管的栅极连接到一起并且连接到另一个反相器中晶体管的公共漏极节点。在本示例中，晶体管3a、4a的公共漏节点构成存储节点SNT，并且晶体管3b、4b的共同漏节点构成存储节点SNB。N沟道传输晶体管5a将其源/漏路径连接在存储节点SNT和针对第k列的位线BLT_k之间，并且n沟道传输晶体管5b将其源/漏路径连接在存储节点SNB和位线BLB_k之间。传输晶体管5a、5b的栅极由针对其中驻留了单元2的这个第j行的字线WL_j驱动。

在其正常操作中，位线BLT_k、BLB_k通常由预充电电路7预充电到高电压V_ddp(其处在或者接近电源电压V_dda)并且使之等于该电压；预充电电路7接着放开位线BLT_k、BLB_k以接着在存取周期的其余部分期间浮置。为了针对读操作而存取单元2，字线WL_j接着被加电，接通传输晶体管5a、5b，并且将存储节点SNT、SNB连接到位线BLT_k、BLB_k。在位线BLT_k、BLB_k上发展的差分电压接着由感测放大器感测和放大。在写操作中，典型的现代化SRAM存储器包括写电路，其依赖于要写入的数据状态将位线BLT_k、BLB_k中的一个拉低(即，拉到处于或者接近地电压V_ssa的电压)。在字线WL_j接着被加电时，低电平位线BLT_k或者BLB_k将会将其关联的存储节点SNT、SNB拉低，造成被寻址的单元2的交叉耦合反相器锁存在期望的状态。