[实用新型]高速串行数据恢复电路及其时序缓冲电路

说明书

技术领域

本实用新型属于高速串行数据恢复领域，具体涉及在使用过采样进行数据恢复时使用的一种时序缓冲电路的设计。

背景技术

随着对大容量数据传输需求的不断增加，高速数据尤其是高速串行数据的传输，如USB， SATA,  PCI-Express 等得到了广泛的应用。

高速串行接口的本质是使用串行传输线进行高速串行数据的传输以减少传输的信号数量以节省成本，同时避免多个高速信号之间的相差（skew）引起的问题。然而，在芯片中对数据的处理还是对多个数据信号的并行处理以加强处理能力。因而，高速串行数据接口电路在发送时的并串转换和接收时的串并转换不可避免。同时，为减少传输的信号数量并避免相差引起的问题，通常高速串行数据接口电路仅传输数据信号而不传输时钟信号。因此，在高速串行数据接口的接收电路中， 恢复时钟信号并将数据信号从串行数据线上正确接收转换为并行数据，即时钟与数据恢复电路，是高速串行接口电路的难点。

在时钟与数据恢复电路中，目前采用的最多的两种技术是相位追踪（Phase tracking）和过采样（blind sampling）技术。Blind sampling典型的电路如图1所示，由PLL（锁相环）产生n个等间隔的过采样时钟信号ck0，ck1, ck2, … , ck(n-1)（相邻两个时钟信号间隔时间为T，ck1比ck0延后时间T,ck2比ck1延后时间T, … , ck0比ck(n-1)延后时间Ｔ）。过采样电路对串行数据din根据时钟信号ck0，ck1, ck2, … , ck(n-1)进行过采样产生的对应数据为d0,d1, d2, … ,d(n-1)。时钟恢复电路从n个时钟信号ck0，ck1, ck2, … , ck(n-1)中恢复出一个时钟信号ckm作为接收电路的时钟。数据恢复电路使用该恢复的时钟信号ckm从过采样数据d0,d1, … ,d(n-1)中判决并恢复出正确的数据。

由于过采样数据d(m-1)是由时钟信号ck(m-1)产生，当使用恢复的时钟信号ckm对该数据处理时，将面临建立时间的难题。由于ck(m-1)和ckm的时间间隔为T，这要求过采样寄存器的ck->Q（输入时钟端到输出端的延迟）时间加上下一级寄存器的建立时间必须小于T。然而，由于串行数据速率的不断提高和过采样级数的增加，该建立时间的要求越来越难于满足，结果导致由ck(m-1)在过采样电路中得到的数据无法被数据恢复电路有效利用从而降低了n倍过采样的效果。如图2所示，当串行数据速率为2.5GHz，过采样级数为8时，由PLL产生8个相位等间隔的2.5GHz时钟信号，也即是说，T为50ps。然而，建立时间小于50ps难于甚至无法实现，这将使得8倍过采样电路得到的数据只能有6个或7个过采样数据能够被数据恢复电路有效使用。

实用新型内容

为了克服现在数据恢复电路难以满足小建立时间要求的问题，本实用新型提出在高速串行数据恢复时，使用时序缓冲电路来解决该问题。

为了达到上述目的，本实用新型的技术方案是提供一种高速串行数据恢复电路的时序缓冲电路，其包含：

连接至过采样电路以接收所述过采样电路输出数据d0,d1,d2, … ,d(n-1)的第一输入端；

连接至时钟恢复电路以接收所述时钟恢复电路输出的恢复的时钟信号ckm和与其相位差最大的时钟信号的第二输入端；

根据所述恢复的时钟信号ckm和与其相位差最大的时钟信号，分别对所述过采样电路输出数据d0,d1,d2, … ,d(n-1)中相应部分进行采样，来得到相应的采样数据db0,db1,db2, … ,db(n-1)的数据处理器；

以及，连接至数据恢复电路并向其发送所述采样数据db0,db1,db2, … ,db(n-1)的输出端。

所述过采样电路，具有连接至锁相环以接收所述锁相环产生的n个等间隔的过采样时钟信号ck0，ck1, ck2, … , ck(n-1)的输入端；其中，相邻两个过采样时钟信号的间隔时间为T，即，ck1比ck0延后时间T,ck2比ck1延后时间T, … , ck0比ck(n-1)延后时间Ｔ。

所述时钟恢复电路，具有连接至所述锁相环以接收所述过采样时钟信号ck0，ck1, ck2, … , ck(n-1)的输入端；

所述时钟恢复电路，还具有从所述过采样时钟信号ck0，ck1, ck2, … , ck(n-1)中选择出所述恢复的时钟信号ckm和与其相位差最大的时钟信号的选择器。