[实用新型]非易失性存储器器件

说明书

技术领域

本实用新型涉及具有单多晶硅层存储器单元的非易失性存储器器件。 

背景技术

如已知的，许多集成电子器件需要一定量的非易失性存储器。通常，非易失性存储器在芯片外部的独立存储体(autonomous bank)或者卡中可用，在该芯片中集成器件的控制和处理功能。然而，在许多情况下，处理单元必须设置有在相同芯片中集成的嵌入式非易失性存储器。 

然而，常规的独立非易失性存储器单元的结构导致在CMOS制造工艺中的有问题的集成，该CMOS制造工艺被广泛地利用以用于生产处理和控制部件。具体而言，浮置栅极单元相对于CMOS工艺流程通常需要附加的多晶硅层。更大数量的加工步骤和掩膜意味着不合理的成本增加，尤其如果考虑到集成的非易失性存储器的所需量通常不太大。 

因此，已经开发具有不同架构的非易失性存储器单元，其中所有其它集成晶体管的浮置栅极和栅极区域由单个多晶硅层制成。以此方式，避免了附加的步骤和掩膜，并且CMOS工艺流程中的集成更加方便。 

大多通用的方案由成本高效的非易失性存储器单元代表，每个成本高效的非易失性存储器单元使用第一选择MOS晶体管，用于编程、擦除和读操作的第二MOS晶体管，以及用于将浮置栅极与区域或者控制线电容性耦合的第三MOS晶体管。通过热电子入射执行对成本高效单元的编程，而擦除利用Fowler-Nordheim效应。这些类型 的存储器单元有助于编程速度，但是使电流消耗(其相当高)和占据面积不利。此外，擦除编程周期的最大数值相当受限并且与独立非易失性存储器的实例单元(case cell)相比低得多。 

Fowler-Nordheim存储器单元利用Fowler-Nordheim效应以用于编程以及用于擦除。不依靠热电子入射的事实实现在编程期间与成本高效单元相比减少消耗水平。Fowler-Nordheim单元实现在编程期间将达到更高水平的并行性，并且从最大数量的编程和擦除周期这一点而言更加稳健。然而，占据的面积仍然相当高并且与利用热电子入射的成本高效单元无显著差别。 

为了克服这一问题，已经提出修改的Fowler-Nordheim存储器单元，然而，在该Fowler-Nordheim存储器单元中，所占据的面积的减少是以编程和擦除周期中的稳健性为代价的。 

实用新型内容

本实用新型的目的是提供一种不受上述限制并且具体而言实现在编程和擦除中的高稳健性和低占据面积的组合的非易失性存储器器件。 

为了解决上述问题，本实用新型的实施例公开了一种非易失性存储器器件，包括： 

本体(12)，容纳半导体材料的至少第一阱(14)和至少第二阱(15)； 

绝缘结构(27)；以及 

至少非易失性存储器单元(2，2’)； 

其中所述存储器单元(2，2’)包括： 

容纳在所述第一阱(14)中的至少第一控制区域(16)； 

容纳在所述第二阱(15)中的传导区域(18-20)；以及 

浮置栅极区域(23)，其在所述第一阱(14)的一部分和所述第二阱(15)的一部分上延伸，电容性地耦合到所述第一控制区域(16)并且与所述传导区域(18-20)一起形成浮置栅极存储器晶体管(30)； 

并且其中所述绝缘结构(27)包括： 

第一绝缘区域(28)，将所述浮置栅极区域(23)与所述第一控制区域(16)以及与所述传导区域(18-20)分开，并且具有第一厚度(D1)；以及 

第二绝缘区域(29)，将所述浮置栅极区域(23)与所述第一控制区域(16)外部的所述第一阱(14)分开，并且具有大于所述第一厚度(D1)的第二厚度(D2)。 

优选地，包括： 

半导体材料的第三阱(13)，形成在所述本体(12)中并且容纳所述第一阱(14)和所述第二阱(15)；以及 

第二控制区域(17)，容纳在所述第一阱(14)和所述第二阱(15)之间的所述第三阱(13)中； 

其中所述第一绝缘区域(28)将所述浮置栅极区域(23)与所述第二控制区域(17)分开，并且所述第二绝缘区域(29)将所述浮置栅极区域(23)与所述第二控制区域(17)外部的所述第三阱(15)分开。 

优选地，其中所述第一绝缘区域(28)包括栅极绝缘区域，所述栅极绝缘区域将所述浮置栅极区域(23)与所述第一控制区域(16)以及与所述第二控制区域(17)分开。