[实用新型]数据处理装置

说明书

技术领域

本实用新型涉及通信领域，尤其涉及一种数据处理装置。

背景技术

RapidIO串行总线技术广泛应用于航天、航空、军事等领域。其线速度可以达到3.125GBaud。传统的低位宽并行处理方法，不仅延时较大，而且对系统主时钟的要求较高，增加了后端设计的难度，限制了RapidIO串行总线技术的应用。

实用新型内容

本实用新型提供了一种数据处理装置，解决了RapidIO总线低位宽并行处理方法彼时大、增加后端设计难度的问题。

一种数据处理装置，包括：

处理器、第一CRC模块和RAM缓存；

所述处理器通过RapidIO串行总线接口与RapidIO串行总线相连，并自所述RapidIO串行总线接收到的串行总线数据转换为并行数据缓存至所述RAM缓存；

所述第一CRC模块能够处理的并行数据位宽大于16bit并为16bit的整数倍。

优选的，所述第一CRC模块连接有第一寄存器。

优选的，上述数据处理装置还包括第二CRC模块；

所述第二CRC模块能够处理的并行数据位宽为16bit，所述第一CRC模块的输出端与所述第二CRC模块的输入端相连。

优选的，所述第二CRC模块还连接有第二寄存器。

优选的，所述数据处理装置还包括时钟芯片，所述第一CRC模块和所述第二CRC模块使用所述时钟芯片输出的时钟信号。

优选的，所述数据处理装置还包括偶数个伪随机填充字发生器，所述伪随机填充字发生器的位宽为8bit；

所述处理器将自所述伪随机填充字发生器接收到的并行数据缓存至所述缓存RAM中，将并行数据转换为串行数据，经由RapidIO串行总线接口发送至RapidIO串行总线。

本实用新型提供了一种数据处理装置，包括处理器、第一CRC模块和RAM缓存，所述处理器通过RapidIO串行总线接口与RapidIO串行总线相连，并自所述RapidIO串行总线接收到的串行总线数据转换为并行数据缓存至所述RAM缓存，所述第一CRC模块能够处理的并行数据位宽大于16bit并为16bit的整数倍。将自RapidIO总线接收的发送端发送的串行数据缓存为并行原始数据，所述并行原始数据的位宽大于16bit且是16bit的倍数，再根据CRC标准对所述并行原始数据进行CRC校验，再将CRC校验的结果和所述并行原始数据一并上传至上层应用，减少了数据处理延时，降低了对主时钟频率的需求，解决了RapidIO总线低位宽并行处理方法彼时大、增加后端设计难度的问题。

附图说明

图1是本实用新型的实施例一提供的一种数据处理装置的结构示意图；

图2是本实用新型的实施例二的应用场景示意图；

图3是本实用新型的实施例二中多个伪随机填充字发生器生成伪随机生成字组的原理图；

图4是随机填充字发生器工作原理图；

图5是本实用新型的实施例二中接收端设备的数据处理流程图；

图6是数据缓存原理示意图；

图7是CRC的接收校验原理示意图；

图8是本实用新型的实施例三提供的一种RapidIO串行数据处理方法中并行接收过程的流程图；

图9是本实用新型的实施例三提供的一种RapidIO串行数据处理方法中并行发送过程的流程图。

具体实施方式

RapidIO串行总线技术广泛应用于航天、航空、军事等领域。其线速度可以达到3.125GBaud。传统的低位宽并行处理方法，不仅延时较大，而且对系统主时钟的要求较高，增加了后端设计的难度，限制了RapidIO串行总线技术的应用。

为了解决上述问题，本实用新型的实施例提出了一种基于串行RapidIO的高位宽RapidIO串行数据处理方法和数据处理装置。与传统16bit位宽并行处理方法相比，减少了数据处理延时，降低了对主时钟频率的需求。本实用新型的实施例提供的技术方案可以广泛应用于支持RapidIO总线协议的设备中，具有很强的实用性。

下文中将结合附图对本实用新型的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

下面结合附图，对本实用新型的实施例一进行说明。

本实用新型实施例提供了一种数据处理装置，其结构如图1所示，包括处理器、第一CRC模块和RAM缓存；

所述处理器通过RapidIO串行总线接口与RapidIO串行总线相连，并自所述RapidIO串行总线接收到的串行总线数据转换为并行数据缓存至所述RAM缓存；