[实用新型]数据处理装置有效
| 申请号： | 201320042495.5 | 申请日： | 2013-01-25 |
| 公开（公告）号： | CN203054828U | 公开（公告）日： | 2013-07-10 |
| 发明（设计）人： | 李超;霍晨生;苗家旺;杨继伟;李世鹏 | 申请（专利权）人： | 北京旋极信息技术股份有限公司 |
| 主分类号： | G06F13/38 | 分类号： | G06F13/38;G06F11/10 |
| 代理公司： | 北京安信方达知识产权代理有限公司 11262 | 代理人： | 栗若木;曲鹏 |
| 地址： | 100083 北京市海淀*** | 国省代码： | 北京;11 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 数据处理 装置 | ||
1.一种数据处理装置，其特征在于，包括处理器、第一CRC模块和RAM缓存；
所述处理器通过RapidIO串行总线接口与RapidIO串行总线相连，并自所述RapidIO串行总线接收到的串行总线数据转换为并行数据缓存至所述RAM缓存；
所述第一CRC模块能够处理的并行数据位宽大于16bit并为16bit的整数倍。
2.根据权利要求1所述的数据处理装置，其特征在于，所述第一CRC模块连接有第一寄存器。
3.根据权利要求1或2所述的数据处理装置，其特征在于，还包括第二CRC模块；
所述第二CRC模块能够处理的并行数据位宽为16bit，所述第一CRC模块的输出端与所述第二CRC模块的输入端相连。
4.根据权利要求3所述的数据处理装置，其特征在于，所述第二CRC模块还连接有第二寄存器。
5.根据权利要求3所述的数据处理装置，其特征在于，所述数据处理装置还包括时钟芯片，所述第一CRC模块和所述第二CRC模块使用所述时钟芯片输出的时钟信号。
6.根据权利要求1所述的数据处理装置，其特征在于，所述数据处理装置还包括偶数个伪随机填充字发生器，所述伪随机填充字发生器的位宽为8bit；
所述处理器将自所述伪随机填充字发生器接收到的并行数据缓存至所述缓存RAM中，将并行数据转换为串行数据，经由RapidIO串行总线接口发送至RapidIO串行总线。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于北京旋极信息技术股份有限公司，未经北京旋极信息技术股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/201320042495.5/1.html，转载请声明来源钻瓜专利网。
- 上一篇：起重机手电门电路
- 下一篇：一种起重机及起升机构及平衡滑轮
