[发明专利]快闪存储器的形成方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种快闪存储器的形成方法。

背景技术

目前，快闪存储器（Flash Memory）又称闪存，已经成为非挥发性存储器的主流存储器。根据结构不同，闪存可分为或非闪存（NOR Flash）和与非闪存（NAND Flash）。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

现有的快闪存储器包括位于基底上的核心存储电路（Cell Circuit）和位于核心存储电路周围的外围电路（Peripheral Circuit）。所述核心存储电路包括一些具有较小特征尺寸的晶体管，而外围电路主要包括具有一些较大特征尺寸的高压及中低压电路的常规MOS晶体管，如果是嵌入式，还会有相应的低压逻辑电路。其中，核心存储电路中的相邻两晶体管的栅极之间的距离非常小，而外围电路中的两晶体管的栅极之间的距离相对较大。

现有的快闪存储器的形成方法包括：

参照图1，提供基底10，所述基底10分为核心区I和外围区II，在基底10上形成有核心区I的多个相互隔开的浮栅（Floating Gate，FG）11、和外围区II的多个相互隔开的栅极12，及位于所述浮栅11、栅极12上的停止层13、位于停止层13上的硬掩模层14，停止层13的材料为氮化硅，硬掩模层14的材料为氧化硅，浮栅11的宽度小于栅极12的线宽且相邻两栅极12之间的间距W₂大于相邻两浮栅11之间的间距W₁，任意相邻两栅极12之间的间距也是不尽相同的。另外，在刻蚀形成硬掩模层14时，由于浮栅线宽小于栅极线宽，核心区I的硬掩模层14侧面的刻蚀是不可忽略的，造成外围区II的硬掩模层较薄，比核心区I的硬掩模层薄；

以硬掩模层14为掩模，刻蚀相邻两浮栅11之间部分厚度基底形成第一沟槽（图中未标号），和刻蚀相邻两栅极12之间部分厚度基底形成第二沟槽（图中未标号），由于W₂>W₁，相邻两栅极12之间基底的刻蚀速率大于相邻两浮栅11之间基底的刻蚀速率，使得所述第二沟槽的深度D₂大于第一沟槽的深度D₁；

参照图2，在基底10上沉积氧化硅材料层15，氧化硅材料层15覆盖硬掩模层14、填充满第一沟槽和第二沟槽，第一沟槽、第二沟槽中的氧化硅材料层具有高出硬掩模层14的部分。

参照图3，化学机械研磨氧化硅材料层15（参照图2），至停止层13上表面停止，在研磨过程中，核心区I的硬掩模层被研磨掉，但外围区II的硬掩模层14具有残留。相邻两浮栅11之间剩余的氧化硅材料层作为第一氧化硅层16，第一氧化硅层16上表面和停止层13上表面持平；相邻两栅极12之间剩余的氧化硅材料层作为第二氧化硅层17。另外由于W₂>W₁，对应第二沟槽位置的氧化硅材料层部分的研磨速率大于第一沟槽位置的氧化硅材料层部分的研磨速率，因此研磨后的第二氧化硅层17上表面略低于停止层13上表面，并呈凹陷状。在图3中，虚线框表示研磨后的第二氧化硅层17上表面。

参照图4，清洗外围区II残留的硬掩模层14（参照图3）以确保停止层13（参照图3）上没有硬掩模层残留而造成后续停止层去除不干净。但是，在清洗过程中，第二氧化硅层17也遭到清洗，使得第二氧化硅层17的高度进一步减小，结合参照图2，使得第二氧化硅层17低于栅极12，且第二氧化硅层17上表面持续凹陷而形成第一凹槽18；

不使用掩模，刻蚀去除停止层13。

参照图5，图形化部分高度的第一氧化硅层16（参照图4），剩余第一氧化硅层部分高于基底10上表面，作为浅沟槽隔离结构；

在浮栅11上表面和侧壁、浅沟槽隔离结构上表面、栅极12上和第一凹槽表面形成绝缘层19；

在绝缘层19上形成控制栅材料层20；

在控制栅材料层20上形成无定形碳层21、位于无定形碳层21上的氮氧化硅层22，氮氧化硅层22作为电介质抗反射层（Dielectric Anti-Reflection Coating，DARC），无定形碳层21可提高后续刻蚀质量和图形的精细度；

在氮氧化硅层22上形成底部抗反射层（Bottom Anti-Reflection Coating，BARC）23、和位于底部抗反射层23上的图形化的光刻胶层24，图形化的光刻胶层24定义控制栅位置。