[发明专利]写入均衡系统及方法

说明书

本发明涉及一种写入均衡系统及方法。提供一种供与DRAM、DQS信号提供者、时钟信号提供者、DQS线及时钟线一起使用的系统(304)。所述DQS线可将DQS信号从所述DQS信号提供者提供到所述DRAM。所述时钟线可将时钟信号从所述时钟信号提供者提供到所述DRAM。所述系统(304)包含时钟延迟确定部分(610)、DQS延迟确定部分(606)以及调整部分(612)和控制部分(602)。所述时钟延迟确定部分(610)可确定时钟延迟。所述DQS延迟确定部分(606)可确定DQS延迟。所述调整部分(612)可基于所述时钟延迟及所述DQS延迟而产生调整值。所述控制部分(602)可基于所述调整值而发指令给所述DQS信号提供者以调整提供第二DQS信号的时间，其中所述时钟延迟小于所述DQS延迟。

相关申请案交叉参考

本申请案主张来自2012年12月31日提出申请的第61/747,761号美国临时申请案的优先权，所述临时申请案的全部揭示内容以引用方式并入本文中。

技术领域

本发明涉及一种写入均衡系统及方法。

背景技术

本发明涉及下一代双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)；具体来说涉及DDR3及DDR4SDRAM。与先前技术DDR2相比，新一代DDR3及DDR4技术在较低功率下操作、在较高速度下运行、提供至少两倍的带宽且用较密集电路包装。DDR3及DDR4技术的高速度及高效率对芯片上系统(SoC)中的任何存储器控制器提出高要求。DDR3及DDR4接口需要超出400MHz的板上系统速度，此需要采用新飞跃拓扑(fly-by-topology)来在较高速度下提供较好信号完整性。

陈旧的DDR2技术使用T-分支拓扑。T-分支拓扑需要从存储器控制器直接去往每一DRAM的大量数据线；此导致时钟的到DIMM上的所有DRAM的信号抵达时间大致相同。

新的DDR3及DDR4飞跃拓扑允许命令、控制的飞跃信号以及时钟信号与每一DRAM装置串联连接。此串联连接导致发送到DIMM上的每一DRAM的信号延迟，所述延迟为唯一且不同的。现在将参考图1到2描述上述情形。

图1图解说明实例性常规SDRAM电路100。

如图中所图解说明，常规SDRAM电路100包含DIMM102及控制器104。DIMM102包含动态随机存取存储器(DRAM)106、DRAM108、DRAM110、DRAM112、DRAM114、DRAM116、DRAM118及DRAM120。

控制器104经由信号线122从处理器(未展示)接收指令。因此，处理器可在SDRAM电路100内存储及检索数据。然而，在可执行存储及检索之前，必须校准DIMM102，这是本文中的论述的基础。如此，将不关于处理器经由信号线122存储及检索数据进行进一步论述。

控制器104经由时钟(CK)线124将飞跃指令提供到DIMM102。控制器104分别经由DQ线(由虚线箭头指示)126、128、130、132、134、136、138及140从DRAM106、108、110、112、114、116、118及120中的每一者读取及写入数据。控制器分别经由DQS线(由实线箭头指示)142、144、146、148、150、152、154及156将数据选通信号提供到DRAM106、108、110、112、114、116、118及120中的每一者。

应注意，本文中所论述的CK线及DQS线中的每一者实际上为一差分对，所述差分对为一对紧密耦合的载体：这些载体中的一者载运信号，而另一者载运所述信号的相等但相反的图像。因此，CK线实际上为载运信号的CK线及载运所述信号的相等但相反的图像的CK#线。类似地，DQS线实际上为DQS线及DQS#线。