[发明专利]写入均衡系统及方法

权利要求书

1.一种供与DRAM一起使用的系统，所述系统包括：

DQS信号产生部分，其经操作以在第一时间将第一DQS信号提供到所述DRAM；

时钟信号产生部分，其经操作以将时钟信号提供到所述DRAM；

延迟确定部分，其经操作以从所述DRAM接收延迟信号且基于所接收的延迟信号而产生延迟值；

调整部分，其经操作以基于所述延迟值而产生调整值；以及

控制部分，

其中所述DQS信号产生部分经操作以将第二DQS信号提供到所述DRAM，

其中所述控制部分经操作以发指令给所述DQS信号产生部分以基于所述调整值而在第二时间提供所述第二DQS信号，且

其中所述延迟信号对应于所述DRAM在接收所述时钟信号之前已接收到所述第一DQS信号。

2.一种供与DRAM一起使用的系统，所述系统包括：

DQS信号产生部分，其经操作以在第一时间周期内将第一DQS信号提供到所述DRAM且在第二时间周期内将第二DQS信号提供到所述DRAM；

时钟信号产生部分，其经操作以将时钟信号提供到所述DRAM；

DQ数据产生部分，其经操作以在第三时间周期期间将第一DQ数据提供到所述DRAM且在第四时间周期期间将第二DQ数据提供到所述DRAM；

延迟确定部分，其经操作以在所述第四时间周期之后从所述DRAM读取数据且基于在所述第四时间周期之后从所述DRAM读取的数据而产生延迟值；

调整部分，其经操作以基于所述延迟值而产生调整值；以及

控制部分，

其中所述DQS信号产生部分经操作以将第三DQS信号提供到所述DRAM，

其中所述控制部分经操作以发指令给所述DQS信号产生部分以基于所述调整值而在第三时间提供所述第三DQS信号。

3.根据权利要求2所述的系统，其中所述控制部分经操作以发指令给所述DQS信号产生部分以在所述第三时间周期期间将所述第一DQ数据提供到所述DRAM作为在所述时钟信号的多个时钟循环内具有第一值的单个位以便将每一个位具有所述第一值的位串存储到所述DRAM中。

4.根据权利要求3所述的系统，其中所述控制部分经操作以发指令给所述DQS信号产生部分以在所述第四时间周期期间将所述第二DQ数据提供到所述DRAM作为在所述时钟信号的所述多个时钟循环中的交替时钟循环中具有第二值的单个位以便通过用所述第二值重写所述位串的交替位而将第二位串存储到所述DRAM中。

5.根据权利要求4所述的系统，

其中所述延迟确定部分经操作以在所述第四时间周期之后从所述DRAM读取数据作为所述第二位串，

其中所述延迟确定部分经操作以在所述第二位串不包含所述第一值的任何相继位时将所述延迟值产生为零延迟值，

其中所述调整部分经操作以在所述延迟值为所述零延迟值时将所述调整值产生为零调整值，且

其中所述零调整值指示在所述DRAM处所述第一DQS信号与所述时钟信号恰当地对准。

6.根据权利要求4所述的系统，

其中所述延迟确定部分经操作以在所述第四时间周期之后从所述DRAM读取数据作为所述第二位串，

其中所述延迟确定部分经操作以在所述第二位串的前两个相继位具有所述第一值时将所述延迟值产生为负延迟值，

其中所述调整部分经操作以在所述延迟值为所述负延迟值时将所述调整值产生为负调整值，且

其中所述负调整值指示在所述DRAM处所述第一DQS信号领先于所述时钟信号。

7.根据权利要求4所述的系统，

其中所述延迟确定部分经操作以在所述第四时间周期之后从所述DRAM读取数据作为所述第二位串，

其中所述延迟确定部分经操作以在所述第二位串的最后两个相继位具有所述第一值时将所述延迟值产生为正延迟值，

其中所述调整部分经操作以在所述延迟值为所述正延迟值时将所述调整值产生为正调整值，且

其中所述正调整值指示在所述DRAM处所述时钟信号领先于所述DQS信号。