[发明专利]基带芯片及其数据处理方法

说明书

技术领域

本发明涉及通信领域，尤其涉及一种基带芯片及其数据处理方法。

背景技术

现有的通信系统中，通信终端的基带芯片通常由一个协议处理器，一个数字信号处理（DSP，Digital Signal Processing）内核，加上多个硬件加速器组成，硬件加速器通常与DSP内核紧密耦合。例如，请参考图1所示，基带处理架构以DSP内核为控制核心，所有的硬件加速器21～2n，直接内存存取（DMA，Direct Memory Access）都需要由DSP内核配置后才能工作，并且数据在所有的硬件加速器和DSP内核、DMA之间的流动，也都需要DSP内核来进行配置。

在数据处理过程中，当需要某个硬件加速器处理某些数据时，由DSP内核通过总线访问该硬件加速器的寄存器，配置处理参数，启动该硬件加速器进行处理；当硬件加速器完成处理后，通过中断提请DSP内核处理其完成的输出。

然而，现有的基带芯片架构由于所有的硬件加速器都需要DSP内核配合才能工作，这就使得DSP内核的处理负荷较大。并且还存在以下问题：

DSP内核需要有很高的资源配置，包括高的工作频率和大容量的本地存储器（Memory），这些都带来了高的能耗。

由于数据的处理和流动均需要DSP内核的介入，当多个硬件加速器同时需要DSP内核介入时，DSP内核只能串行处理，这就使得基带芯片实时性能下降。

现有的基带芯片架构在2G/3G时代尚能满足需求，但是到了LTE时代，随着帧结构的缩短，单位时间内需要DSP内核进行的中断处理越来越多，越来越复杂。因为所有的硬件加速器都需要DSP内核配合才能工作，这就产生了DSP内核的处理瓶颈。

DSP内核本身带有很多计算存储资源，并且工作在很高的频率上，即使任何一个简单的中断都需要把DSP内核从正常处理或者睡眠中带出，这些计算存储资源产生了额外的耗电。这种强大的DSP内核加上周边“愚蠢”的硬件加速器的结构已经导致了LTE基带芯片性能的瓶颈和严重的发热问题。

发明内容

本发明实施例解决的是现有的基带芯片架构使得数字信号处理内核的处理负荷大，进而导致芯片性能低的问题。

为解决上述问题，本发明实施例提供一种基带芯片，包括：数字信号处理内核、若干硬件加速器和对应的控制器、消息网络和数据网络；所述数字信号处理内核适于通过所述消息网络向控制器传输配置消息，所述配置消息用于配置硬件加速器；所述控制器适于通过所述消息网络向其他控制器传输配置消息；所述数字信号处理内核和硬件加速器适于通过所述数据网络共享数据。

可选的，所述控制器还适于通过所述消息网络向所述数字信号处理内核传输通知消息，所述通知消息用于通知所述数字信号处理内核通过所述数据网络读取数据。

可选的，所述基带芯片还包括分别对应于所述数字信号处理内核和控制器的若干消息存储单元；所述数字信号处理内核和控制器适于通过所述消息网络向消息存储单元写入消息；所述数字信号处理内核和控制器适于从对应的消息存储单元读取消息。

可选的，所述基带芯片还包括消息池，所述数字信号处理内核和控制器适于通过所述消息网络访问所述消息池。

可选的，所述基带芯片还包括数据池，所述数字信号处理内核和硬件加速器适于通过所述数据网络访问所述数据池。

可选的，所述消息网络为低速网络，所述数据网络为高速网络。

可选的，所述消息网络采用总线结构或片上网络。

可选的，所述数据网络采用总线结构或片上网络。

可选的，所述控制器为微控制单元。

为解决上述问题，本发明实施例还提供一种上述基带芯片的数据处理方法，包括：所述数字信号处理内核和第一控制器通过所述消息网络传输第一配置消息；所述第一控制器基于所述第一配置消息配置对应的第一硬件加速器；所述数字信号处理内核和所述第一硬件加速器通过所述数据网络传输第一数据；所述第一硬件加速器处理所述第一数据以获得第二数据；所述第一控制器和第二控制器通过所述消息网络传输第二配置消息；所述第二控制器基于所述第二配置消息配置对应的第二硬件加速器；所述第一硬件加速器和所述第二硬件加速器通过所述数据网络传输第二数据；所述第二硬件加速器处理所述第二数据以获得第三数据。