[发明专利]使用FPGA等效E2的方法和电路

权利要求书

1.一种使用FPGA等效E2的方法，所述E2即EEPROM；其特征在于：

用FPGA的块存储器BRAM搭建一块第一双口RAM，模拟E2页锁存器功能；

用FPGA的BRAM搭建一块第二双口RAM，实现E2存储器功能；

用FPGA的逻辑，结合所述第一双口RAM和第二双口RAM实现等效E2的读、擦和写功能，并且实现包括块操作模式BANK、奇偶页校验模式CHECK和片操作模式CHIP在内的为可测性设计的特殊模式操作；

用同一个计数器电路产生所述第一双口RAM和第二双口RAM的地址信号、读信号和写信号；在一个时钟周期内，从所述第一双口RAM的读端口读出数据和从所述第二双口RAM的读端口读出数据，然后将读出的所述数据进行相或运算或者进行相与运算，将运算结果写入第二双口RAM的写端口，实现E2单写功能。

2.用于实施权利要求1所述方法的硬件电路，其特征在于，包括：

一E2状态机，根据E2控制器输入的控制信号，识别出E2的读、写、擦、块操作模式BANK、奇偶页校验模式CHECK和片操作模式CHIP操作状态；

一页锁存器，用于缓存E2控制器锁存入E2的数据；

一RAM，与所述页锁存器相连接，用于等效EEPROM存储器，存储E2的数据；

一页计数器电路，与所述E2状态机、页锁存器和RAM相连接，在页擦除和页写入状态时产生RAM的地址、读信号和写信号以及页锁存器的地址和读信号；

一块操作模式BANK计数器电路，与所述E2状态机、页锁存器和RAM相连接，在块操作模式BANK擦除和写入状态时产生RAM的地址、读信号和写信号以及页锁存器的地址和读信号；

一片操作模式CHIP计数器电路，与所述E2状态机、页锁存器和RAM相连接，在奇偶页校验模式CHECK与片操作模式CHIP的擦除和写入状态时产生RAM的地址、读信号和写信号以及页锁存器的地址和读信号。

3.如权利要求2所述的硬件电路，其特征在于：所述RAM，由采用FPGA的块存储器BRAM搭建成的双口RAM所构成；

所述RAM具有一写端口和一读端口；写端口信号由写端口时钟CLKA、写地址总线ADDRA上的地址、写使能ENA、写WEA和写端口数据线DINA上的数据组成；读端口信号由读端口时钟CLKB、读地址总线ADDRB上的地址、读使能ENB和读出的数据DOUTB组成；RAM的数据宽度和深度根据E2存储器大小设置；

在每个写端口时钟CLKA上升沿根据写使能ENA和写WEA信号的状态读出和写入数据，写WEA和写使能ENA信号均为高电平有效。

4.如权利要求2或3所述的硬件电路，其特征在于：

对所述RAM写操作时，将从所述页锁存器的读端口读出的数据LATCH_DOUTB与从所述RAM读端口读出的数据DOUTB相与或者相或后，输入所述RAM的写端口数据线DINA；

对所述RAM擦操作时，数据根据E2设计规范固定为全1或者全0，用写入RAM来代替擦除E2操作的效果；

所述页锁存器的数据宽度，在E2数据线位宽基础上另外增加一比特，将所述页锁存器读出的数据LATCH_DOUTB最高位作为锁存标记位；

进行写入和擦除时，根据所述锁存标记判断是否对当前地址的数据进行操作，只有已锁存操作过的E2地址才可以被写入或擦除。

5.如权利要求2或3所述的硬件电路，其特征在于：所述RAM的读端口时钟CLKB与写端口时钟CLKA反相，由所述各个计数器电路根据操作模式提供RAM的读端口的地址、读使能ENB；RAM的写端口的地址、写使能ENA和写WEA信号；

在RAM的读端口时钟CLKB的上升沿从所述RAM的读端口读出数据DOUTB；在RAM的写端口时钟CLKA的上升沿，将所述读出的数据DOUTB与从所述页锁存器的读端口读出的数据LATCH_DOUTB进行相与或者相或操作后，输入RAM的写端口数据线DINA，写入RAM；

如果写入操作前已经实现过擦操作，被操作的RAM空间已经被写成全1或者全0，则将所述读出的数据DOUTB和从所述页锁存器的读端口读出的数据LATCH_DOUTB进行相与或者相或操作后，仍然保持所述页锁存器的读端口读出的数据LATCH_DOUTB。