[发明专利]在铜基导电结构上形成石墨衬垫及/或顶盖层的方法

说明书

技术领域

一般而言，本发明是关于精密半导体装置的制造，特别是关于在铜基导电结构上形成石墨衬垫及/或顶盖层的数种方法。

背景技术

例如CPU、存储装置、特殊应用集成电路(application specific integrated circuit,ASIC)等等的先进集成电路的制造需要将大量的电路组件，例如晶体管、电容器、电阻器等等，依据特定的电路布局形成在既定的芯片面积上。在使用例如金属氧化物半导体(Metal-Oxide-Semiconductor,MOS)技术的复杂集成电路制造过程中，数百万个晶体管，例如，N信道晶体管(N-channel transistors,NFETs)及/或P信道晶体管(P-channel transistors,PFETs)，形成在包含结晶半导体层的基板上。场效晶体管，不论是NFET晶体管或PFET晶体管，典型地包含掺杂的源极与漏极区域，其形成在半导体基板中并且被信道区域分离开。栅极绝缘层设在该信道区域上方，且导电栅极电极设在该栅极绝缘层上方。通过施加适当的电压至该栅极电极，该信道区域变成导电且允许电流从源极区域流到漏极区域。

在场效晶体管中，该信道区域的导电性，即该导电信道的驱动电流的能力，是由形成邻接该信道区域并由薄栅极绝缘层而与该信道区域分离的栅极电极所控制。根据基于给予栅极电极适当的控制电压的应用的导电信道的形成，该信道区域的导电性是取决于，其中包括，掺杂物浓度、电荷载子的迁移性、该信道区域在晶体管宽度方向上的既定延伸范围、该源极和漏极区域之间的距离，其也可称为该晶体管的信道长度。因此，在现代的超高密度集成电路中，例如信道长度的装置特征的尺寸已稳步缩小以提高半导体装置的效能以及电路的整体功能性。举例而言，现代晶体管装置上的栅极长度(该源极和漏极区域之间的距离)多年来已不断地下降，且预期在未来会更进一步地微缩(scaling)(缩小尺寸)。这个对晶体管的信道长度正在进行且持续不断的缩小增进了晶体管以及用此晶体管所形成的集成电路的操作速度。然而，有些随着正在进行的特征尺寸缩减而发生的问题可能至少部分地抵销了由这样特征尺寸缩小所得的优点。举例而言，当信道长度被缩小时，邻接的晶体管之间的间距(pitch)同样缩小，从而增加了单位面积中的晶体管密度。此微缩也限制了导电接触组件和结构的尺寸，此具有增加其电阻值的效果。一般而言，降低特征尺寸以及增加堆积(packing)密度使得所有的组件更加群集(crowded)在现代的集成电路装置中，在装置阶层以及在各种金属化层内部两者之中皆是如此。

增进各种金属化系统的功能性以及效能能力也成为设计现代半导体装置的一个重要方面。此改良的一个例子是反映在集成电路装置中铜金属化系统更多地使用以及在这些装置中所谓的“低介电常数(low-k)”介电材料(具有小于3的介电常数的材料)的使用。相较于，例如，使用钨在导线与通孔(via)的先前的金属化系统，铜金属化系统展现了增进的电性导通性。相较于其它具有较高介电常数的材料，低介电常数的介电材料的使用倾向于通过降低串扰(crosstalk)来改善讯杂比(signal-to-noise ratio,S/N ratio)。然而，此低介电常数的介电材料的使用可能是有问题的，因为相较于其它介电材料，其倾向于对金属迁移有较低的抗性(resistant)。

铜是一种使用传统的屏蔽(masking)与蚀刻技术难以蚀刻的材料。因此，在现代集成电路装置中的导电铜结构，例如导线或通孔，典型地使用习知的单或双镶嵌(single or dual damascene)技术来形成。一般而言，镶嵌技术包含(1)在绝缘材料层中形成沟槽/通孔、(2)沉积一层或多层相对薄的障壁或衬垫层(例如，氮化钛、钽、氮化钽)、(3)形成覆盖（across）该基板并在该沟槽/通孔中的铜材料、以及(4)实行化学机械研磨制程以移除该铜材料以及该障壁层位于该沟槽/通孔之外的超出部分以定义最后的导电铜结构。典型地是在薄导电铜晶种层以物理气相沉积沉积在障壁层上之后，通过实行电化学铜沉积制程来形成该铜材料。