[发明专利]一种半导体器件及其制造方法和电子装置

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术

在半导体技术领域中，对于先进的半导体技术（例如28nm工艺），应力工程成为器件性能提升的最重要的因素之一。对于PMOS，锗硅（SiGe）技术可以通过给沟道施加压应力来提高载流子迁移率。对于NMOS，则可以通过应力记忆技术（stress memory technology，SMT）或高张应力浅沟槽隔离（high tensile stress STI）技术给沟道施加张应力来提高载流子迁移率。

通过应力记忆技术（SMT）提高NMOS器件载流子迁移率的方案，一般包括如下步骤：步骤E1、形成覆盖PMOS器件和NMOS器件的高张应力氮化硅层；步骤E2、刻蚀去除PMOS器件上的氮化硅层，保留位于NMOS器件上的氮化硅层；步骤E3、对NMOS器件进行退火，以使其记忆氮化硅层的张应力；步骤E4、通过湿法刻蚀去除位于NMOS器件上的氮化硅层。这一技术方案的具体工艺流程非常复杂，而且其最终可以对NMOS器件的沟道施加的张应力远小于锗硅技术可以对PMOS器件施加的压应力。

通过高张应力浅沟槽隔离提高NMOS器件载流子迁移率的方案，具体是通过在半导体器件中设置可以产生高的张应力的浅沟槽隔离（STI）来实现。一般而言，STI可以分为具有张应力（tensile stress）特性的STI（即，可以产生张应力的STI）、具有压应力（compressive stress）特性的STI（即，可以产生压应力的STI）以及中性的STI（即，不产生应力的普通STI）。但是，现有技术中用于产生张应力的STI是质地均匀的一体设计，其产生张应力的能力是有局限的，无法满足NMOS器件对更高的离子迁移率的要求。并且，现有技术中用于产生张应力的STI在其左右两侧产生的张应力是大小一致的，当这样的STI用于隔离NMOS器件和PMOS器件时，张应力的存在会削弱PMOS器件的性能。

显然，随着人们对半导体器件的性能要求越来越高，现有技术中的上述两种对NMOS器件的沟道区域施加张应力以提高载流子迁移率的方式，将难以满足对NMOS器件性能的要求。为解决上述问题，本发明提出一种新的半导体器件的制造方法。

发明内容

针对现有技术的不足，本发明提供一种半导体器件及其制造方法和电子装置。

本发明实施例一提供一种半导体器件的制造方法，所述方法包括：

步骤S101：提供半导体衬底，在所述半导体衬底上形成用于加工浅沟槽隔离的掩膜；

步骤S102：通过刻蚀工艺在所述半导体衬底内形成用于容置浅沟槽隔离的沟槽；

步骤S103：在所述沟槽内形成浅沟槽隔离，其中，所述浅沟槽隔离包括位于相邻的两个NMOS器件之间的浅沟槽隔离，并且所述位于相邻的两个NMOS器件之间的浅沟槽隔离具有张应力特性且内部形成有空洞；和/或，所述浅沟槽隔离包括位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离，并且所述位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离具有张应力特性且内部形成有空洞。

可选地，使所述浅沟槽隔离的内部具有空洞的方法包括：在所述步骤S103中，在形成所述浅沟槽隔离时提高填充隔离材料的速率；或者，在所述步骤S102中，提高所述沟槽的纵横比。

其中，在所述步骤S103中，所述浅沟槽隔离的顶端不低于所述半导体衬底的上表面。

可选地，所述空洞在所述浅沟槽隔离内的位置靠近与所述浅沟槽隔离相邻的NMOS器件的沟道区域。

可选地，在所述位于相邻的两个NMOS器件之间的浅沟槽隔离的内部的所述空洞，与所述相邻的两个NMOS器件之间的距离相同。

可选地，在所述位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离的内部的所述空洞，位于靠近所述NMOS器件的一侧。

可选地，所述空洞为椭球形，其长直径为0-200nm，短直径为0-50nm；并且，所述空洞的顶端距所述半导体衬底的上表面的距离为-100nm至5nm。

本发明实施例二提供一种半导体器件，包括半导体衬底以及位于所述半导体衬底内的浅沟槽隔离，其中，所述浅沟槽隔离包括位于相邻的两个NMOS器件之间的浅沟槽隔离，并且所述位于相邻的两个NMOS器件之间的浅沟槽隔离具有张应力特征且内部形成有空洞；和/或，所述浅沟槽隔离包括位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离，并且所述位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离具有张应力特性且内部形成有空洞。