[发明专利]用于三维装置具有多个垂直延伸的导体的装置及制造方法

说明书

技术领域

本发明是关于一种高密度集成电路装置。尤其，根据本发明实施例，是提供一种针对三维高密度装置中连接至多平面是导体的制造方法与结构。

背景技术

三维(Three Dimensional，3D)存储器装置具有多层结构的特征，每一层结构可具有平面的存储单元(memory cell)阵列。对于3D存储器装置而言，连接至多个平面的导体(例如高密度字线(word line)或位线(bit line))并不易于制造。

在某些配置中，3D存储器装置具有由多个半导体材料条所形成的多个脊状叠层，这些脊状叠层是由绝缘材料分隔。举例来说，这些半导体材料条可具有NAND串行中的存储单元通道。一种包括这些特征的架构被称为3D垂直栅极结构(3D Vertical Gate，3DVG)，其描述于标题名称为“Memory Architecture Of3D Array With Alternating Memory String Orientation And String Select Structures”的美国申请公开案第2012／0182806号，此美国申请案的发明人为Shih-Hung Chen及Hang-Ting Lue，申请日为2011年4月1日。此美国申请案的全部内容是以引用方式并入本文。

在3DVG结构当中，半导体材料条在脊状叠层的侧面上具有侧表面。作为字线的多个导体(可耦接至列译码器)，是正交地延伸于这些脊状叠层之上。这些字线具有与这些叠层表面顺形的表面（例如字线的底表面)。此顺形(conformal)的表面组态导致在与此半导体材料条的侧表面与多条字线交会点建立一个多层的交会区域。此存储器元件是安置于介于半导体材料条的侧表面与字线间的交会区域中。存储元件是可编程的，类似于以下所描述的可编程电阻结构或是电荷捕捉(charge trapping)结构。于特定交会区域中的叠层内的顺形字线、存储元件及半导体材料条的组合构成存储单元的一叠层。此阵列结构的结果可以提供3D阵列的存储单元。

于其它实施例中，有源条可作为字线，并具有垂直的位线于其间以用于垂直NAND串行组态。例如，请参阅标题名称为“Memory Device，Manufacturing Method And Operating Method Of The Same”的美国专利案第8,363,476号，此案的发明人为Shih-Hung Chen及Hang-Ting Lue，核准日为2013年1月29日(申请日为2011年1月19日)。此案的全部内容是以引用方式并入本文。

多项技术已实现来改善这样的金属线结构及其工艺。例如，被揭露于标题名称为“Damascene Word Line”的美国申请公开案第2013／0175598号，此案的发明人为Shih-Hung Chen、Hang-Ting Lue及Yen-Hao Shih，申请日为2012年1月10日；另揭露于标题名称为“Damascene Word Line”的美国申请案第13／527,259号，此案的发明人为Shih-Hung Chen、Yen-Hao Shih及Hang-Ting Lue，申请日为2012年6月19日；另揭露于标题名称为“Damascene Conductor for 3D Array”的美国申请案第13／897,702号，此案的发明人为Ehr-Kun Lai、Yen-Hao Shih及Guanru Lee，申请日为2013年5月20日、标题名称为“Damascene Conductor for a 3D Device”的美国申请案第13／935,375号，此案的发明人为Chia-Jung Chiu及Guanru Lee。上述的全部内容是以引用方式并入本文。

在脊之间形成具有多个直柱的导线于高长宽比(aspect ratio)沟道(例如作为3DVG结构、垂直NAND结构以及其它高密度结构中的字线)需要复杂的图样化技术。举例来说，有一方式是需利用可承受深刻蚀以形成垂直柱于沟道的厚硬式掩模。但利用厚硬式掩模会增加工艺的困难度，因为其会增加沟道的长宽比。另一问题是剩余的导电条会残留在沟道中的导体柱之间，造成邻近的导体短路。

有鉴于此，目前亟需提供一种可用于复杂3D结构及其它需要延伸导体至高长宽比沟道中的设置以作为高密度字线及位线的技术。

发明内容