[发明专利]半导体器件收缩尺寸的封装结构及方法

说明书

技术领域

本发明属于半导体封装技术领域，尤其涉及一种半导体器件收缩尺寸的封装结构及方法。

背景技术

随着半导体技术的不断进步，特征尺寸的工艺节点越来越小，产品性能呈指数提高，但同时制造成本也基本呈指数上升。在激烈的市场竞争中，要求从业者既要不断革新工艺节点，跟上市场的脚步，同时也需要充分挖掘现有工艺的潜力，以获得性价比更佳的产品。因此，业界往往会在原有的工艺基础上，尝试进行一定比例（一般在80%～95%之间）的尺寸收缩（Shrink），由此便可在不增加或增加极少成本的情况下，增加一晶圆上可制造芯片的数量，进一步提高产品的性能。

所谓晶圆级封装（WLP）工艺是指不对晶圆进行切割，直接在整片晶圆上实施封装，因此具有成本更低、封装时间更短等优点。如图1a所示，在原有工艺生产的第一产品的顶层金属层中设置与WLP工艺上的PAD（焊盘）对应的图案PAD-1，WLP工艺上的PAD通过所述第一产品上的图案PAD-1对第一产品进行对位封装。然而，如图1b所示，采用WLP工艺对在原有的工艺基础上进行尺寸收缩的第二产品进行封装，第二产品收缩后由于WLP工艺上的PAD无法与收缩后的第二产品一一对应，导致WLP工艺上的PAD位置与第二产品的顶层金属层中设置的图案PAD-2发生变化，因此WLP工艺上的PAD无法通过所述第二产品上的图案PAD-2对第二产品进行对位封装。业界通常做法是对收缩后的第二产品重新调试整个WLP工艺，进行性能测试，这无疑增加了性能测试中的不稳定因素，且浪费大量的时间，延长了新产品开发的周期。

为此，本发明需要提供一种方法，使收缩后的产品完全可以采用原有的封装工艺进行封装，以解决上述问题。

发明内容

本发明的目的在于提供一种半导体器件收缩尺寸的封装结构及方法，使收缩后的产品完全可以采用原有的封装工艺进行封装，以解决上述问题。

为了解决上述问题，本发明提供一种半导体器件收缩尺寸的封装方法，包括如下步骤：

提供一用于制作第一产品的半导体基底，在所述半导体基底上制作按照所述第一产品的尺寸进行收缩的第二产品，所述第二产品具有位于顶部的第一顶层金属层；

在所述第二产品上淀积一介质层，并在位于所述第一顶层金属层上的介质层中打开一第一孔；

淀积金属，在所述第一孔内填充满金属以形成一第一焊盘，并在所述第一焊盘以及介质层的表面上形成一第二顶层金属层，采用光刻工艺保留用于连接所述第二产品的第一焊盘到所述第一产品的第二焊盘之间区域的第二顶层金属层；

在所述第二顶层金属层以及暴露出的介质层的表面上覆盖一绝缘层，并在所述绝缘层中制作所述第二焊盘；

采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘，对包括所述半导体基底及位于所述半导体基底上的各部分进行封装测试。

进一步的，所述第二产品的尺寸收缩为第一产品的85%～97%。

优选的，所述第二产品的尺寸收缩为第一产品的95%。

优选的，所述第一焊盘和第二焊盘的特征尺寸为30-100μm。

进一步的，所述半导体基底至少包括半导体器件层以及在所述半导体器件层中形成的金属互连层。

进一步的，所述第一产品为LDMOS、CMOS、MS、LG、CIS、EEPROM或FLASH中的任意一种。

进一步的，在所述半导体器件收缩尺寸的封装方法中，在形成所述介质层的步骤后，还包括在所述介质层上形成一抗反射涂层，在所述介质层和抗反射涂层中打开所述第一孔。

进一步的，淀积金属，在所述第一孔内填充满金属以形成所述第一焊盘，并在所述第一焊盘以及抗反射涂层的表面上形成所述第二顶层金属层，采用光刻工艺保留用于连接所述第一焊盘至所述第一产品的第二焊盘之间区域的第二顶层金属层。

本发明为达到另一目的，还提供一种半导体器件收缩尺寸的封装结构，包括：

一用于制作第一产品的半导体基底；

按照所述第一产品的尺寸进行收缩的第二产品，所述第二产品位于所述半导体基底上，且所述第二产品具有位于顶部的第一顶层金属层；

一介质层，位于所述第二产品上；

第一焊盘，位于所述第一顶层金属层上的介质层中；

一第二顶层金属层，位于所述第一焊盘及介质层的表面上且用于连接所述第一焊盘到所述第一产品的第二焊盘的之间区域；

一绝缘层，位于所述第二顶层金属层以及暴露出的介质层的表面上；

一第二焊盘，位于所述绝缘层中；