[发明专利]一种快速估算集成电路良率的计算方法

说明书

技术领域

本发明涉及集成电路测试和设计技术领域，具体涉及一种快速估算集成电路良率的计算方法。 

背景技术

近年来，随着器件尺寸的不断缩小，传统金属氧化物半导体场效应器件遭遇各种小尺寸下的物理瓶颈，进一步发展受到限制。其中非常重要的一项限制因素是小尺寸下器件的工艺参数浮动。各种与工艺和器件本身相联系的参数的统计偏差随着尺寸的减小而增大，这种随机浮动导致器件电学性能参数的漂移，从而造成了电路的电学指标的统计偏差。这些偏差的直接结果是一些有着严重电学特性偏移的电路不能够达到设计要求的指标，从而成为失效的单元。在数字电路中这种失效带来巨大的成本影响。比如一个以百万为单位的静态随机存储器(SRAM,Static Random Access Memory)存储单元中，只要有一个SRAM电路失效，整片存储单元就成为没有达到指标的劣品，这种良率的下降带来了巨大的成本。基于以上技术问题，小尺寸条件下的集成电路设计带来了巨大的挑战。为了节省成本并设计出更加可靠的电路，电路良率的分析变得至关重要。传统的良率计算方法是进行蒙特卡洛模拟，从所有模拟的样本中找出失效的样本，用失效样本数目除以总样本数目得到失效比率，同时得到良率。对于存储阵列，当良率的要求为90%以上时，单个存储单元的失效率要求就需要达到百万分 之一或者更低，这种情况下由于失效区域通常位于概率密度很低的位置，蒙特卡洛方法的估算效率会很低，并制约良率估算有效性。如图1所示，在一个高斯分布中，如果失效区域位于1标准差σ位置，那么样本有较大概率落在失效区域内(～15.9%)，但是如果失效区域位于5～6σ,甚至更高的区域，大部分样本点将落在正常工作的区域，而失效区域很难出现采样点。比如图1所示，5σ对应的概率仅为0.0000287%。作为替代蒙特卡洛方法的改进办法，研究和工程人员提出了许多解决方案，最流行的通常是重要性采样[1]（参考文献[1]R.Kanj,R.Joshi,and S.Nassif,Mixture importance sampling and its application to the analysis of SRAM designs in the presence of rare failure events,in Proc.ACM/IEEE Design Automat.Conf.,Jun.2006.）或者基于马尔科夫链的采样办法[2]（参考文献[2]Changdao Dong,Xin Li,Efficient SRAM failure rate prediction via Gibbs sampling,Proceedings of the48th Design Automation Conference,June05-10,2011,San Diego,California.），然而这两种办法虽然采样样本效率高，但是前者很难解决高维采样难题和多失效区域采样的困难，后者往往有精度问题并且只对特定的情况才能发挥应有的效能。我们提出的快速估算良率算法在精度，速度和搜寻失效区域的各个指标之间达到了很好的折中，对估算多失效区域的高维低失效率问题均非常有效。 

发明内容

本发明需要解决的技术问题是，如何提供一种快速估算集成电路良率的计算方法，能同时考虑到速度，精度，维度和失效区域，尤其 提高了多失效区域的高维低失效率估算效率，推动了良率导向的集成电路设计方法的发展。 

本发明的上述技术问题这样解决：构建一种快速估算集成电路良率的计算方法，其特征在于，包括以下步骤： 

确定正交化参数变量：根据待分析集成电路中电路单元内的元件或者关键元件确定输入的原始参数变量并正交化，所述参数变量的个数Y根据对电路特性有一定影响程度的工艺参数的数量确定，为对电路特性最敏感的工艺参数的数量； 

确定采样半径r_max：由归一化高斯分布的原始采样点确定r_max，使其在Y维空间的chi分布的累积分布函数值等于设定的采样精度； 

获得采样点：在半径为r_max的超球体内获取均匀分布的复数M个采样点； 

计算失效概率：基于M个采样点计算所述电路单元的失效概率。 

按照本发明提供的计算方法，所述获得采样点步骤重复进行M次以下均匀采样计算：