[发明专利]一种减少地址线连接的DRAM测试装置及方法

权利要求书

1.一种减少地址连接的DRAM测试装置，其特征在于，包括DRAM芯片、时钟信号产生模块、上升沿锁存器、下降沿锁存器、测试模式切换模块及全局控制端；

所述时钟信号产生模块的输出端分别与上升沿锁存器的时钟信号输入端及下降沿锁存器的时钟信号输入端相连接，DRAM芯片的地址线分别与上升沿锁存器的地址输入端及下降沿锁存器的地址输入端相连接，上升沿锁存器的输出端及下降沿锁存器的输出端均通过测试模式切换模块与全局控制端相连接。

2.一种减少地址线连接的DRAM测试方法，基于权利要求1所述的装置，其特征在于，包括以下步骤：

1)DRAM芯片将高位地址及低位地址都输送至上升沿锁存器及下降沿锁存器中；时钟信号产生模块产生时钟信号，并将时钟信号输送至上升沿锁存器及下降沿锁存器中；

2)当测试模式切换模块切换至测试模式开启时，时钟信号在DRAM芯片接收到激活命令前的半个时钟周期为下降沿信号，下降沿锁存器接收所述下降沿信号，并根据所述下降沿信号锁存DRAM芯片的高位地址，并将锁存的高位地址输送至全局控制端中；

3)当测试模式切换模块切换至测试模式关闭，同时当DRAM芯片接收激活指令时，时钟信号为上升沿信号，上升沿锁存器接收所述上升沿信号，根据所述上升沿信号锁存DRAM芯片的低位地址，并将锁存的低位地址输送至全局控制端中。

3.根据权利要求2所述的减少地址线连接的DRAM测试方法，其特征在于，所述高位地址与低位地址的数量相同。