[发明专利]一种存储器装置及其制造方法

说明书

技术领域

本发明是有关于一种存储器装置，特别是一种具有与阵列层级分开的页面缓冲器层级中的页面缓冲器的存储器装置及其制造方法。

背景技术

存储器装置，例如是与非门(NAND)闪存装置是利用配置在一阵列中的存储单元以储存数据。透过使用选择此阵列中的特定字线及位线的一地址译码器，可针对此存储单元阵列中的特定存储单元执行多种操作。此存储单元阵列中的数据可经由输入输出电路以及一耦接至此阵列中的位线的页面缓冲器而被存取。在典型的存储器装置构造中，地址译码器被设置为与此存储单元阵列的一侧邻接。页面缓冲器被设置为与此存储单元阵列的另一侧邻接。例如输入输出电路的其他周边电路被设置围绕地址译码器、页面缓冲器以及此存储单元阵列的周围区域中。为了提供高数据速率，多条平行的位线是被设置在此存储单元阵列的顶端，藉以将选定的存储单元耦合至页面缓冲器。

为了提高存储器密度，设计者一直在寻找利用叠层多层级的存储单元建立一种三维(3D)存储器阵列的技术，用以达到更大的储存容量，且达到每比特较低的成本。举例而言，薄膜晶体管技术是被应用至下述的电荷捕捉存储器技术：Lai等人的”一种多层可叠层的薄膜晶体管(TFT)与非门型闪存(A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory)”，2006年12月11-13日的IEEE国际电子元件会议；以及Jung等人的”通过使用在ILD及TANOS构造上叠层单晶硅层超过30nm节点的三维叠层的与非门闪存技术(Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond30nm Node)″，2006年12月11-13日的IEEE国际电子元件会议。

为了图案化一三维存储器阵列中的多层级的存储单元，其设计法通常较典型2D存储器为宽松。放宽的设计法则(例如在平行位线之间的一较宽的最小间隔)可减少将选定的存储单元耦合至页面缓冲器的位线的数目，从而降低三维存储器阵列的数据速率。

为克服放宽的设计法则并改善数据速率，可将一三维存储器阵列分为多个三维存储单元的子阵列。每个子阵列具有自己专用的页面缓冲器，设置成与相对应的子阵列邻接。然而，这种存储器装置构造需要一较大的面积以供页面缓冲器使用，并为一既定的晶粒尺寸的可利用面积而缩小存储单元。

理想上是可提供一种关于存储器装置构造的技术，用以促进一三维存储器阵列的整合并改善三维存储器阵列的数据速率，而不需要为一既定晶粒尺寸的可利用的面积而降低三维存储器阵列。

发明内容

本发明提供一种存储器装置及其制造方法。存储器装置包括在一阵列层级晶粒中的一存储单元阵列。此阵列包括多个子阵列。存储器装置亦包括多个页面缓冲器，用于在一页面缓冲器层级晶粒中的对应的子阵列。晶粒间的连接部是被设计成用于将页面缓冲器层级晶粒中的页面缓冲器电性耦接至阵列层级晶粒中的对应的子阵列的数据线。

本发明的其他实施样态及优点可在检阅图式、详细说明以及随附的权利要求范围时获得了解。

附图说明

图1是绘示依据本发明实施例的存储器与周边电路的简化方块图，存储器包括在一阵列晶粒上的三维与非门闪存阵列，而周边电路包括在一页面缓冲器层级晶粒上的子阵列页面缓冲器。

图2为图1所绘示的阵列层级晶粒上的存储器阵列的一实施例的子阵列的一部分的示意图。

图3为图1所绘示的阵列层级晶粒上的存储器阵列的一实施例的子阵列的一部分的透视图。

图4A为图1所绘示的阵列层级晶粒上的存储器阵列的一实施例的子阵列的数据线的连接的布局图。

图4B为绘示在一阵列层级晶粒上的子阵列与在一页面缓冲器层级晶粒上的页面缓冲器之间的数据连接的示意图。

图5A表示设置在图1所绘示的阵列层级晶粒上的一存储器阵列的布局。

图5B表示图1所绘示的一叠层的页面缓冲器层级晶粒与阵列层级晶粒。

图5C及图5D为图5B所绘示的此叠层的页面缓冲器层级晶粒及阵列层级晶粒的侧视图。

图6为图5B所绘示本发明实施例的页面缓冲器层级晶粒的布局。

图7A为包括一周边电路层级晶粒、一页面缓冲器层级晶粒以及一阵列层级晶粒的一叠层的侧视图。