[发明专利]半导体器件的制造方法

说明书

技术领域

本发明涉及半导体器件的制造方法。

背景技术

至今为止，人们已知沟槽填充外延技术是制造如下半导体器件(下面称作超结半导体器件)的方法，该半导体器件的漂移层是平行p-n层，在平行p-n层中交替配置有增加了杂质浓度的n型区和p型区。在沟槽填充外延技术中，在n⁺型硅衬底上形成n-型外延膜，在该n-型外延膜上形成沟槽。p-型外延膜置于包括沟槽内部的n-型外延膜上，因此，用p-型外延膜来填充该沟槽(例如，参照JP-A-2007-096138)。

此外，已知多层外延技术是形成平行p-n层的另一方法。在多层外延技术中，通过重复执行用于形成n-型漂移层的n-型半导体层的外延生长以及用于形成p-型区的p-型杂质的选择性离子注入，来形成平行p-n层(例如，参照JP-A-2012-089736)。利用多层外延技术形成的平行p-n区中p-型区(p-型半导体层)与n-型半导体层之间的杂质比例(下面称作p/n比)的可控性要高于沟槽填充外延技术。

在超结MOSFET(绝缘栅场效应晶体管)中，平行p-n层形成在掺杂有砷(As)或锑(Sb)的低电阻n⁺型硅衬底(下面称作砷掺杂衬底)上。由于砷掺杂衬底可高浓度地掺杂n-型杂质，因此，可省略将离子注入到衬底背面以及用来获得欧姆接触的退火工艺等背面工艺，从而可减少步骤数。

然而，通过在砷掺杂衬底的前表面上生长外延层来形成平行p-n层时，容易发生以下情况，即，砷掺杂衬底中的砷从衬底背面向外扩散到气体气氛中并在生长过程中被带入到外延层，这被称作自掺杂。制造超结MOSFET时，精确控制平行p-n层中p/n比很重要，因此，若发生自掺杂，则会产生平行p-n层中p/n比的可控性降低的问题。

已提出一种防止自掺杂的方法，在该方法中，通过低压化学气相沉积在下方的硅晶片的主表面上生长硅外延层，该硅晶片中，砷、磷或硼的掺杂剂被添加至1.0×10¹⁹/cm³以上的浓度，生长温度在1000到1100℃的范围内，此外，包括SiH₄气体的生长气体的反应腔的压力在1999.83Pa(15托)到2666.44Pa(20托)的范围内(例如，参照JP-A-2009-176784)。

如JP-A-2009-176784那样，通过在1100℃以下的低温下执行外延生长，从砷掺杂衬底向外扩散并进入到气体气氛中的砷杂质量减少。此外，如JP-A-2009-176784那样，通过在低压气氛下执行外延生长，腔室内部的气体流速增加，从砷掺杂衬底向外扩散并进入到气体气氛的砷在被带入外延层之前就被释放到腔室外部。

此外，作为防止自掺杂的另一方法，已提出如下方法，作为制造具有掩埋离子注入层的外延晶片的方法的一个方面，在离子注入中，通过在氢气氛下执行用于离子注入后晶体恢复的加热处理来省略注入前氧化工艺，在外延层上执行的包括注入前氧化在内的活性氧化膜形成工艺得以省略，其结果是，对掩埋离子注入层施加热的次数减少，且有效抑制了横向扩散(例如，参照JP-A-2006-210934)。

发明内容

但是，当使用多层外延技术在低温下执行外延生长时，形成在下方外延层中的凹陷式对准标记的内部会被其上方的外延层所填充，因此，在上方外延层中新形成的对准标记的形状的破坏相当严重。因此，在用于在n-型外延层中选择性地形成p-型区的选择性离子注入期间进行图案化时，曝光设备无法识别对准标记，出现无法执行图案化定位(对准)的问题。其结果是，在生长外延层之后所执行的用于形成对准标记的附加步骤的次数增加。

由此，在防止自掺杂与防止对准标记形状破坏之间，存在权衡关系。但是当在低压气氛(例如，20托)下使用多层外延技术来执行外延生长时，可以既防止自掺杂又防止对准标记形状的破坏，因此，不存在权衡关系。然而，低压气氛下的外延生长速度与大气压(例如，在760托的区域)下的外延生长相比，外延生长速度较低，且由于腔室侧壁和排放管上的沉淀物而造成的维护频率的增加等，因此存在生产率下降的问题。

为了消除以上所述的现有技术中存在的问题，本发明的目的在于提供一种半导体器件的制造方法，该方法可改善自掺杂与对准标记形状的破坏之间的权衡关系。为了消除以上所述的现有技术中存在的问题，本发明的目的在于提供一种具有高生产率的半导体器件的制造方法。