[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种实施高k-金属栅工艺之后在金属栅极两侧的源/漏区上形成自对准硅化物的方法。

背景技术

在下一代集成电路的制造工艺中，对于互补金属氧化物半导体（CMOS）的栅极的制作，通常采用高k-金属栅工艺，其典型的实施过程包括：首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的牺牲栅介电层和牺牲栅极材料层；接着，在伪栅极结构的两侧形成栅极间隙壁结构，之后去除伪栅极结构，在栅极间隙壁结构之间留下的沟槽内依次沉积界面层、高k介电层、覆盖层（capping layer）、功函数金属层（workfunction metal layer）和阻挡层（barrier layer）；最后进行金属栅极材料的填充。

在沉积高k介电层之后，需要执行退火，以改善高k介电层的微结构的表面形态，提高其与衬底及后续形成的金属栅极之间的接触势垒，有效阻止沟道区中的电子（或空穴）的肖特基穿过。由于在伪栅极结构两侧的源/漏区上形成自对准硅化物也需要实施退火以降低自对准硅化物与衬底之间的接触电阻，出于降低热预算的考量，通常在实施上述高k-金属栅工艺之后，形成覆盖金属栅极的层间介电层，在层间介电层中形成连通源/漏区的接触孔，之后在通过接触孔露出的源/漏区上形成自对准硅化物，由此可以将上述两次退火合并为一次实施。

由于所述接触孔具有较大数值的深宽比，因此，在形成所述接触孔之后，需要实施常规的Siconi蚀刻，以使所述接触孔具有良好的侧壁形态且充分暴露所述源/漏区。然而，所述Siconi蚀刻将会造成所述层间介电层的进一步损耗，从而导致高k-金属栅极结构与所述接触孔之间间距的进一步缩短，在器件特征尺寸日益缩减的情况下，将会严重影响所述层间介电层对高k-金属栅极结构与所述接触孔之间的有效隔离。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有第一层间介电层和位于所述第一层间介电层中的高k-金属栅极结构及位于所述高k-金属栅极结构两侧的侧壁结构，在所述侧壁结构两侧的半导体衬底中形成有嵌入式锗硅层；在所述第一层间介电层中形成连通所述嵌入式锗硅层的接触孔；在所述接触孔的侧壁上形成侧墙；在通过所述侧墙之间露出的嵌入式锗硅层上形成自对准硅化物；形成完全填充所述接触孔的接触塞。

进一步，所述高k-金属栅极结构包括自下而上依次层叠的高k介电层、功函数设定金属层、阻挡层和金属栅极材料层。

进一步，在所述高k介电层的下方形成有界面层，在所述高k介电层和所述功函数设定金属层之间形成有覆盖层，在所述阻挡层和所述金属栅极材料层之间形成有浸润层。

进一步，形成所述嵌入式锗硅层的步骤包括：采用先干法蚀刻再湿法蚀刻的工艺在所述侧壁结构两侧的半导体衬底中形成∑状凹槽；采用选择性外延生长工艺形成所述嵌入式锗硅层，以完全填充所述∑状凹槽。

进一步，所述嵌入式锗硅层掺杂有硼。

进一步，在所述外延生长嵌入式锗硅层之后，还包括采用原位外延生长工艺在所述嵌入式锗硅层的顶部形成帽层的步骤，所述帽层的构成材料为硅。

进一步，形成所述接触孔的步骤包括：在所述半导体衬底上依次形成第二层间介电层、先进图案化层、介电抗反射涂层、氧化物层、底部抗反射涂层和具有所述接触孔图案的光刻胶层，覆盖所述第一层间介电层和所述高k-金属栅极结构；采用干法蚀刻工艺依次蚀刻所述底部抗反射涂层、所述氧化物层、所述介电抗反射涂层、所述先进图案化层、所述第二层间介电层和所述第一层间介电层，直至露出所述嵌入式锗硅层终止所述蚀刻；采用灰化工艺去除所述光刻胶层、所述底部抗反射涂层、所述氧化物层、所述介电抗反射涂层和所述先进图案化层，露出所述第二层间介电层。

进一步，所述第二层间介电层的构成材料与所述第一层间介电层的构成材料相同。

进一步，形成所述侧墙的步骤包括：在所述接触孔的侧壁和底部形成侧墙材料层；蚀刻所述侧墙材料层，露出所述接触孔的底部。

进一步，采用共形沉积工艺形成所述侧墙材料层，所述侧墙材料层的材料为氮化硅，所述侧墙材料层的厚度为150-200埃。

进一步，所述共形沉积工艺为原子层沉积工艺。

进一步，采用侧墙刻蚀工艺实施所述蚀刻，形成的所述侧墙的厚度为80-130埃。

进一步，所述自对准硅化物为NiPtSi。