[发明专利]一种带防出错机制的鉴相倍频逻辑电路

说明书

技术领域

本发明涉及一种基于数据采集处理的直流电机反馈系统领域的鉴相倍频逻辑电路。 

背景技术

在直流电机的反馈控制系统检测环节中，常由光电编码器检测直流电机的转速和方向。电机旋转时，光栅盘与电机同时旋转，光电编码器检测输出脉冲信号，通过计算处理脉冲信号就能获得电机的转速和方向。精度越高，每秒获得脉冲数量越多。光电编码器可应用于多种电机的反馈控制，如无刷直流电机（BLDC）、开关磁阻电机（SRD）、交流感应电机（ACIM）等。典型的增量式光电编码器通常由光源（发射模块）、码盘、光栅（检测模块）和转换电路组成，并提供A相、B相和C相（原点脉冲）三路输出。通过逻辑电路对光电编码器的输出脉冲进行解码，可获得电机的运动信息，包括转速和方向。其中，A相和B相之间的相位关系可唯一确定电机的运动方向。如果A超前B相，那么电机的运动方向为正向。如果B相超前A相，那么电机的运动方向为反向。C相为原点脉冲，电机每转一圈产生一个脉冲，作为基准使用。

光电编码器作为一种高精度的检测元件，输出信号也难免会出现一些噪声污染甚至时间延迟，这种情况严重影响了脉冲计数的准确性，从而影响整个控制系统的控制精度。因此在检测环节设计过程中往往加入信号滤波和鉴相倍频电路来消除影响，同时提高精度。但是忽略了基本鉴相倍频逻辑在时钟信号和A、B相同时达到上升沿的特殊情况以及精准的A、B相通过基本鉴相倍频电路容易产生信号毛刺、时间延迟及未启动电路错误输出的问题。而且，采用硬件电路往往会产生新的干扰因素，且占用电路板空间、灵活性不强。

因此，有必要设计一种能够精确输出的带防出错机制的改进型鉴相倍频逻辑电路。 

发明内容

本发明所要解决的技术问题是，针对现有技术不足，提供一种带防出错机制的鉴相倍频逻辑电路，解决现有电路忽略的精准信号经过基本鉴相模块会产生噪声及延迟、未启动电路时不正确输出的问题。

为解决上述技术问题，本发明所采用的技术方案是：一种带防出错机制的鉴相倍频逻辑电路，包括鉴相倍频模块，所述鉴相倍频模块包括五个D触发器、非门、三个异或门，第一D触发器和第二D触发器的输入端输入外部信号，其中第四D触发器和第五D触发器的时钟输入端接外部时钟信号，五个D触发器的使能输入端均接外部使能信号；第一D触发器输出端与第三D触发器输入端连接，第三D触发器输出端与第二异或门一个输入端连接；所述第二异或门另一个输入端与第二D触发器输出端连接；第一D触发器、第二D触发器和第三D触发器的时钟输入端均与非门输出端连接；所述外部信号输入第一异或门的两个输入端，所述第一异或门输出端与第三异或门的一个输入端、第四D触发器的输入端连接；所述第三异或门的另一个输入端与第五D触发器输出端连接；所述第五D触发器输入端与第四D触发器输出端连接；

所述鉴相倍频模块连接有鉴相信号滤波模块和倍频信号调理模块；所述倍频信号调理模块包括依次连接的3～8个D触发器，所述非门输出端、第三异或门输出端与所述倍频信号调理模块的第一个D触发器输入端连接，所述倍频信号调理模块中的所有D触发器的时钟输入端均与外部时钟信号相连，所述倍频信号调理模块中的所有D触发器的使能输入端均与外部使能信号相连；

所述鉴相信号滤波模块包括三个D触发器、三个与非门和第四异或门，所述第二异或门输出端与所述鉴相信号滤波模块的第一个D触发器输入端连接，所述鉴相信号滤波模块的三个D触发器时钟输入端均与外部时钟信号相连，所述鉴相信号滤波模块的三个D触发器使能输入端均与外部使能信号相连；所述鉴相信号滤波模块的第三个D触发器输出端与第二与非门一个输入端连接，所述第二与非门另一个输入端与所述第四异或门输出端连接，所述第四异或门两个输入端、第一与非门两个输入端均分别并联接入所述鉴相信号滤波模块相邻的两个D触发器之间；所述第一与非门输出端、第二与非门输出端与分别第三与非门两个输入端连接。

所述倍频信号调理模块包括六个D触发器。