[发明专利]半导体器件

说明书

（相关申请的引用）

本申请享有以日本专利申请第2013-034711号（申请日：2013年2月25日）为基础申请的优先权。本申请通过援引该基础申请而包含其全部内容。

技术领域

在此说明的实施方式一般地涉及半导体器件。

背景技术

为了保护半导体元件免受因ESD（Electro Static Discharge，静电放电）造成的破坏，在半导体元件的输入端子与接地端子之间连接ESD保护二极管。

制造在一个芯片内作为元件只具有ESD保护二极管的半导体器件，或者，在一个芯片内具有ESD保护二极管和应保护的半导体元件的半导体器件。二极管的p-n结的面积越大，ESD保护二极管的ESD耐量越高。

但是，为了提高ESD耐量而增大二极管的p-n结的面积，则芯片的面积增大，产生生产成本会增加的问题。

发明内容

（发明要解决的问题）

本发明要解决的问题是提供具有ESD耐量高的ESD保护二极管的半导体器件。

（用来解决问题的方案）

根据一个实施方式，半导体器件包括：第1导电类型的半导体衬底、第2导电类型的第1半导体层、第1导电类型的第2半导体层、第2导电类型的第3半导体层、第1电极和第2电极。第1半导体层设置在半导体衬底上。第2半导体层从第1半导体层的表面到达半导体衬底，包围第1半导体层。第3半导体层在被第2半导体层包围的第1半导体层的表面选择性地设置成从第2半导体层离开，具有比第1半导体层的第2导电类型杂质浓度高的第2导电类型杂质浓度。第1电极与半导体衬底电气连接。第2电极与第3半导体层电气连接。半导体衬底与第3半导体层之间的耐压比第2半导体层与第3半导体层之间的耐压低。

（发明的效果）

本发明可以提供具有ESD耐量高的ESD保护二极管的半导体器件。

附图说明

图1是根据实施方式1的半导体器件的剖面图。

图2是根据实施方式1的半导体器件的平面图。

图3是根据实施方式1的变形例1的半导体器件的平面图。

图4是根据比较例的半导体器件的剖面图。

图5是根据实施方式1的变形例2的半导体器件的剖面图。

图6是根据实施方式2的半导体器件的剖面图。

图7是根据实施方式3的半导体器件的剖面图。

图8是根据实施方式4的半导体器件的剖面图。

具体实施方式

下面，参照附图说明本发明的实施方式。实施方式中的说明中使用的图是为了容易说明而示意性地示出的，图中的各要素的形状、尺寸、大小关系等在实际实施时不必限于图中所示的，可以在能得到本发明的效果的范围内适宜变更。以第1导电类型为p型、第2导电类型为n型进行说明，但也可以设为分别相反的导电类型。作为半导体，以硅为例进行说明，但也可以适用于碳化硅（SiC）、氮化物半导体（AlGaN）等的化合物半导体。在n型的导电类型用n⁺、n、n^-表示时，n型杂质浓度按该顺序降低。p型也是一样，p型杂质浓度按p、p-的顺序降低。根据各实施方式的半导体器件是只具有ESD保护二极管的或者具有ESD保护二极管和其它半导体元件的半导体器件。为了简化说明，在各实施方式中，只说明作为要部的ESD保护二极管的部分。

（实施方式1）

用图1至图3说明根据本发明的实施方式1的半导体器件。图1是根据本实施方式的半导体器件的剖面图。图2是根据本实施方式的半导体器件的平面图。图3是根据本实施方式的变形例1的半导体器件的平面图。

像图1和图2所示的那样，根据本实施方式的半导体器件包括：p型半导体衬底1（第1导电类型的半导体衬底）、n^-型外延层2（第2导电类型的第1半导体层）、p型半导体层3（第1导电类型的第2半导体层）、n⁺型接触层4（第2导电类型的第3半导体层）、阳极电极A（第1电极）和阴极电极C（第2电极）。p型半导体衬底1、n^-型外延层2、p型半导体层3和n⁺型接触层4由例如硅构成。

n^-型外延层2是在p型半导体衬底1上外延生长的n型的半导体。n^-型外延层2具有例如1×10¹³～1×10¹⁴/cm³的n型杂质浓度。