[发明专利]隧穿场效应晶体管及其形成方法

说明书

技术领域

本发明涉及半导体领域，尤其涉及一种隧穿场效应晶体管及其形成方法。

背景技术

金属氧化物半导体（Metal-Oxide-Semiconductor，简称为MOS）技术已经得到了广泛的应用，例如互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，简称为CMOS）晶体管已成为半导体集成电路中的核心元件。为了使集成电路的性能和封装密度不断提高，以及使集成电路的成本不断降低，CMOS晶体管的特征尺寸在不断缩小。

然而，随着CMOS晶体管的尺寸不断缩小，CMOS晶体管的总功率消耗不断增加。其原因有：一、短沟道效应越来越明显（如漏电流增加）；二、难以使电源电压随着CMOS晶体管尺寸的减小而继续减小。后者主要是由于典型的MOS晶体管的亚阈值摆幅（Sub-threshold Swing）具有约为60毫伏/10×10^-6体积分数(mV/decade)的极限值，使得将晶体管由关状态切换至开状态需要一定的电压改变，CMOS晶体管具有最小电源电压。

由于隧穿场效应晶体管（Tunneling Field-Effect Transistor，简称为TFET）没有短沟道效应的问题，且由于其亚阈值摆幅可小于60mV/decade，因此隧穿场效应晶体管被认为是CMOS晶体管的继承者。但是，现有隧穿场效应晶体管的工作电流较低、功耗大。

有鉴于此，实有必要提出一种隧穿场效应晶体管及其形成方法，提高隧穿场效应晶体管的工作电流，并降低其功耗。

发明内容

本发明解决的问题是现有技术中，隧穿场效应晶体管的工作电流较低、功耗大。

为解决上述问题，本发明提供一种隧穿场效应晶体管，包括：

基底；

位于所述基底上的底层鳍部，所述底层鳍部具有第一类型掺杂；

位于所述底层鳍部上表面的沟道鳍部，所述沟道鳍部具有第二类型掺杂，第二类型掺杂与第一类型掺杂不同；

横跨所述沟道鳍部的栅极结构；

源极，所述源极具有第一类型掺杂；

漏极，所述漏极具有第二类型掺杂。

可选的，所述源极位于所述沟道鳍部内；或者，

所述源极横跨所述沟道鳍部。

可选的，所述漏极位于所述沟道鳍部内；或者，

所述漏极横跨所述沟道鳍部。

可选的，所述沟道鳍部的材料为SiC或者SiGe。

可选的，所述沟道鳍部的厚度为5-10nm。

可选的，还包括：

源极轻掺杂区，所述源极轻掺杂区位于所述源极下方的底层鳍部内；

漏极轻掺杂区，所述漏极轻掺杂区位于所述漏极下方的底层鳍部内；

所述源极轻掺杂区和所述漏极轻掺杂区具有第二类型掺杂。

可选的，还包括：隔离层，所述隔离层位于所述底层鳍部两侧的基底上，所述隔离层的厚度小于或等于所述底层鳍部的高度。

可选的，所述第一类型掺杂为n型掺杂，所述第二类型掺杂为p型；或者，

所述第一类型掺杂为p型，所述第二类型掺杂为n型。

本发明还提供一种隧穿场效应晶体管的形成方法，包括：

提供基底；

在所述基底上形成底层鳍部和位于所述底层鳍部上表面的沟道鳍部，底层鳍部具有第一类型掺杂，沟道鳍部具有第二类型掺杂，第一类型掺杂和第二类型掺杂不同；

形成源极和漏极，以及横跨所述沟道鳍部的栅极结构，所述源极具有第一类型掺杂，所述漏极具有第二类型掺杂。

可选的，在所述基底上形成底层鳍部和沟道鳍部的方法包括：

在所述基底上形成具有第一类型掺杂的底层鳍部材料层；

在所述底层鳍部材料层上形成具有第二类型掺杂的沟道鳍部材料层；

图形化所述底层鳍部材料层和沟道鳍部材料层，形成底层鳍部和沟道鳍部。

可选的，形成沟道鳍部材料层的方法为化学气相沉积、物理气相沉积或外延生长。

可选的，先形成源极，再形成漏极；或者，

先形成漏极，再形成源极。

可选的，先形成源极，再形成漏极；形成源极和漏极的方法包括：

形成栅极结构后，在所述基底、栅极结构和沟道鳍部的上表面，以及栅极结构、底层鳍部和沟道鳍部的侧壁形成第一图形化的掩膜层，所述第一图形化的掩膜层暴露栅极结构一侧的沟道鳍部和底层鳍部；

在暴露的沟道鳍部和底层鳍部上外延形成源极；

去除所述第一图形化的掩膜层；