[发明专利]一种链路自适应的数据传输装置及数据传输方法有效

专利信息
申请号: 201310394866.0 申请日: 2013-09-03
公开(公告)号: CN103488596B 公开(公告)日: 2016-03-16
发明(设计)人: 孟庆立;战云;张超;詹永卫 申请(专利权)人: 中国电子科技集团公司第四十一研究所
主分类号: G06F13/38 分类号: G06F13/38;G06F13/40
代理公司: 济南舜源专利事务所有限公司 37205 代理人: 王连君
地址: 266555 山东省*** 国省代码: 山东;37
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摘要:
搜索关键词: 一种 自适应 数据传输 装置 方法
【说明书】:

技术领域

本发明涉及一种链路自适应的数据传输装置、以及采用所述数据传输装置进行数据传输 的数据传输方法。

背景技术

随着串行器和解串行器技术的发展,高速串行总线正逐步取代传统的并行总线,成为目 前流行的高速接口技术。在很多高速串行通信系统中,为提高数据通信率,往往需要通过多 条高速串行链路进行数据传输。

现有的通过多条高速串行链路进行数据传输的方法是:在发送端,高位宽的高速数据按 位等速拆分得到多路低位宽的并行数据,然后通过串行器进行编码和并串转换,最后通过发 送端口传输到多条高速串行链路的物理介质通道中;在接收端,接收端口接收到串行数据之 后,通过解串行器进行串并转换和解码得到多路低位宽的并行数据,数据按位组合模块将多 路低位宽的并行数据分别写入到多个FIFO中,通过同时对各个FIFO进行数据读取来消除各 条串行链路的数据延时误差,并将多路低位宽的并行数据组合成高位宽的数据,从而实现数 据的恢复。

图1示出了现有的通过n(n为大于1的整数)条高速串行链路进行数据传输方法的流程 图,并且公布号为CN101692218A的专利“一种数据高速传输方法”、以及公布号为CN 102355345A的专利“通过FIFO消除不同发送高速串行链路间误差的方法及系统”均是采用 这种方法来实现的。

上述通过多条高速串行链路进行数据传输的方法具有很大的局限性,主要表现在:

第一,发送端的按位拆分方式和接收端的按位组合方式必须严格一致才能保证接收数据 的顺序不会发生错误。发送端的按位拆分方式和接收端的组合方式固定之后,物理传输介质 的连接方式也必须是固定的,即发送端口(J1到Jn)与接收端口(K1到Kn)的连接方式是 唯一的,因而该方法不能支持任意的连接方式,不能做到链路的自适应。以位宽为m*n(m, n均为大于1的整数)的高速数据通过n条高速串行链路进行数据传输为例,如果采用顺序 的按位拆分和按位组合方式,即第一条串行通道传输高速数据的第0位到第m-1位,第二条 高速串行通道传输高速数据的第m位到第2*m-1位,依次类推,第n条高速串行通道传输高 速数据的第(n-1)*m位到第n*m-1位,则物理传输介质的连接方式只能是:发送端口J1连 接接收端口K1,发送端口J2连接接收端口K2,依次类推,发送端口Jn连接接收端口Kn。 当高速串行链路数量较多,特别是采用光纤和铜电缆等作为物理传输介质时,很容易出现连 续顺序错误,造成接收数据的顺序和发送数据流的顺序不一致,从而导致传输错误。

第二,通过FIFO累计数据的延时性能够消除各条串行链路间的误差,但是对FIFO的读 操作必须在所有FIFO均有数据的情况下才能进行,如果多条高速串行链路的数据延时过大, 很容易出现一个FIFO中数据量很大而其它FIFO中数据量为0的情况,受FIFO存储深度的限 制,为了避免某些FIFO中数据的溢出,各条高速串行链路的数据延时不能过大,这就必须根 据FIFO存储深度的大小对多条高速串行链路的物理走线长度施加一定的约束,即多条高速串 行链路的物理走线长度要做到一定程度上的等长。

发明内容

针对现有技术中存在的上述技术问题,本发明提出了一种链路自适应的数据传输装置, 其采用如下技术方案:

一种链路自适应的数据传输装置,包括发送端装置、物理介质通道和接收端装置,

发送端装置,包括模M计数器、缓存器、组帧器、发送链路开关、发送链路控制器和分 别连接到发送链路开关上的n条发送链路,发送链路开关与发送链路控制器相连;模M计数 器和缓存器分别连接到组帧器上,组帧器还与发送链路开关相连;每条发送链路上包括一个 发送端FIFO、一个串行器和一个发送端口,发送端FIFO、串行器和发送端口为串联连接,发 送链路开关与所有的发送端FIFO分别连接,发送链路控制器与所有的发送端FIFO分别连接;

接收端装置,包括接收链路开关、接收链路控制器和n条接收链路,接收链路开关和接 收链路控制器相连;每条接收链路上包括一个接收端口、一个解串行器、一个解帧器、一个 帧头FIFO和一个数据FIFO,接收端口、解串行器和解帧器为串联连接,帧头FIFO和数据FIFO 分别连接到解帧器上,接收链路开关与所有的数据FIFO分别连接,接收链路控制器与所有的 帧头FIFO以及所有的数据FIFO分别连接;其中,n为大于1的自然数。

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