[发明专利]MOS晶体管及其形成方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及MOS晶体管及其形成方法。

背景技术

随着半导体制造技术以及相关配套技术的不断发展进步，在单位面积内容纳的晶体管数目不断增加，集成电路集成度越来越高，每个晶体管的尺寸越来越小。当晶体管尺寸缩小时，其栅极的长度也会随之变短。但是随着栅极长度的缩短，在离子注入过程中，出现了很多影响晶体管正常工作的负面效应，比如短沟道效应（Shot Channel Effect，SCE）。

为解决短沟道效应，现有形成MOS晶体管过程中，会在栅极两侧形成侧墙（spacer）。具体如图1～2所示，图1中首先提供半导体衬底10；在所述半导体衬底10上形成栅介质层11；在栅介质层11上形成栅极12；形成栅极12后，对半导体衬底10进行离子注入形成轻掺杂区（LDD）13；在半导体衬底10上及栅极周围形成氮化硅层14。图2中，对氮化硅层14进行刻蚀形成侧墙141；形成侧墙后，对半导体衬底10进行离子注入形成重掺杂区16。

如图3所示，由于MOS晶体管的总电容C_ov与栅极12与轻掺杂区13之间的外边缘电容C_of、栅极12与轻掺杂区13之间的内边缘电容C_if及栅极12与深层次介质层11之间的叠加电容C_do有关，即：C_ov＝C_of+C_if+C_do。然而现有位于栅极两侧的侧墙材料通常是介电常数K为7.5的氮化硅，由于氮化硅的介电常数较大，导致栅极12与轻掺杂区13之间的外边缘电容C_of也增大，尤其是随着半导体器件集成度的提高，栅极尺寸不断变小，外边缘电容C_of值的增大变得更为严重，进而造成MOS晶体管的总电容C_ov值相应变大，影响器件的性能。

因而，如何减小栅极与轻掺杂区之间外边缘电容C_of，进而减小MOS晶体管的总电容成为了本领域技术人员亟需解决的问题。

发明内容

本发明解决的问题是提供一种MOS晶体管及其形成方法，防止栅极与轻掺杂区之间的外边缘电容C_of增大，进而防止MOS晶体管的总电容C_ov增大。

为解决上述问题，本发明提供一种MOS晶体管的形成方法，包括下列步骤：在半导体衬底上依次形成栅介质层与栅极，所述栅介质层与栅极构成栅极结构；以栅极结构为掩模，在栅极结构两侧的半导体衬底内进离子注入，形成轻掺杂区；在半导体衬底上形成具有第一低介电常数的第一介质层，且所述第一介质层包围栅极结构；在第一介质层上形成具有第二低介电常数的第二介质层，所述第二低介电常数高于所述第一低介电常数；依次刻蚀第二介质层和第一介质层至露出半导体衬底，在栅极结构两侧形成侧墙；以栅极结构及侧墙为掩膜，在栅极结构及侧墙两侧的半导体衬底内形成重掺杂区。

可选的，所述第一介质层为单层结构或堆叠结构。

可选的，当所述第一介质层为单层结构时，材料为氮氧化硅，厚度为4～5纳米，介电常数为4.5。

可选的，当所述第一介质层为堆叠结构时，第一子介质层和位于第一子介质层上的第二子介质层。

可选的，所述第一子介质层的材料为氧化硅，厚度为2～3纳米，介电常数为4.5。

可选的，所述第二子介质层的材料为氮氧化硅，厚度为1.5～2.5纳米，介电常数为2.5。

可选的，形成第一介质层的方法为原子层沉积法。

可选的，所述第二介质层的材料为氮碳氧化硅，厚度为1.5～2.5纳米，介电常数为5.2。

可选的，形成第二介质层的方法为原子层沉积法。

可选的，刻蚀第二介质层和第一介质层的方法为湿法刻蚀，采用的刻蚀溶液为磷酸，质量百分比浓度为80%～90%。

可选的，当第一介质层为单层结构时，所述刻蚀溶液对第一介质层的刻蚀速率为8～300埃/分，对第二介质层的刻蚀速率为小于5埃/分。

可选的，所述刻蚀溶液对第一子介质层的刻蚀速率为60～300埃/分，对第二子介质层的刻蚀速率为8～300埃/分，对第二介质层的刻蚀速率为小于5埃/分。