[发明专利]Bosch刻蚀方法

说明书

技术领域

本发明涉及半导体制作领域，特别涉及一种Bosch刻蚀方法。

背景技术

随着半导体技术不断发展，目前半导体器件的特征尺寸已经变得非常小，希望在二维的封装结构中增加半导体器件的数量变得越来越困难，因此三维封装成为一种能有效提高芯片集成度的方法。目前的三维封装包括基于金线键合的芯片堆叠（Die Stacking）、封装堆叠（Package Stacking）和基于硅通孔（Through Silicon Via，TSV）的三维（3D）堆叠。其中，利用硅通孔的三维堆叠技术具有以下三个优点：（1）高密度集成；（2）大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片（SOC）技术中的信号延迟等问题；（3）利用硅通孔技术，可以把具有不同功能的芯片（如射频、内存、逻辑、MEMS等）集成在一起来实现封装芯片的多功能。因此，所述利用硅通孔互连结构的三维堆叠技术日益成为一种较为流行的芯片封装技术。

在硅通孔技术应用中，通常要对硅等材料进行深通孔刻蚀，通过刻蚀形成的深通孔在芯片和芯片之间、硅片与硅片之间制作垂直导通，从而实现芯片和芯片之间的互连。在大多数情况下，硅通孔制作都需要打通不同的材料层，而由此形成的通孔必须满足轮廓控制要求（如侧壁垂直度和粗糙度等），因此硅通孔刻蚀工艺成为硅通孔制作技术的关键。

为了提高通孔的侧壁的垂直度和粗糙度的要求，现有刻蚀硅通孔时通常采用Bosch（博世）刻蚀工艺，其具体过程为：提供半导体衬底，所述半导体衬底上形成有具有开口的光刻胶掩膜层；进行刻蚀步骤：向刻蚀腔室中通入刻蚀气体（比如：SF₆），刻蚀气体被解离为等离子体，对所述半导体衬底进行刻蚀，形成刻蚀孔；进行沉积步骤：向刻蚀腔室中通入沉积气体（比如：CF₄），沉积气体被解离为等离子体，在刻蚀孔的侧壁形成聚合物，所述聚合物在下一刻蚀步骤时保护已形成的刻蚀孔的侧壁不会被刻蚀到，从而保证整个Bosch（博世）刻蚀过程的各向异性；重复上述刻蚀步骤和沉积步骤，直至在半导体衬底中形成硅通孔。

但是，现有技术Bosch（博世）刻蚀过程中，刻蚀工艺的稳定性仍有待改善。

发明内容

本发明解决的问题是提供Bosch（博世）刻蚀工艺的稳定性。

为解决上述问题，本发明提供一种Bosch刻蚀方法，包括：固定基片到反应腔内的基座，在所述基片上形成有具有开口的掩膜层；进行刻蚀步骤，通入刻蚀气体，施加源射频功率源到反应腔以维持反应腔内的等离子浓度，同时施加第一偏置功率源到所述基座，沿开口刻蚀部分所述基片形成刻蚀孔；进行沉积步骤，通入沉积气体，施加第二偏置功率源到所述基座，在刻蚀孔的侧壁表面和掩膜层表面沉积形成聚合物，第二偏置功率源的频率大于第一偏置功率源的频率；重复刻蚀步骤和沉积步骤，直至在所述基片中形成通孔。。

可选的，第二偏置功率源的频率大于第一偏置功率源的频率的2.5倍。

可选的，第一偏置功率源的频率小于等于4Mhz，第二偏置功率源的频率大于等于10Mhz。

可选的，第一偏置功率源的频率为360Khz～4Mhz，第二偏置功率源的频率为10Mhz～30Mhz。

可选的，第一偏置功率源的频率为400Khz～2Mhz，第二偏置功率源的频率为13Mhz～27Mhz。

可选的，所述刻蚀步骤采用的刻蚀气体为SF₆和/或CF₄。

可选的，所述刻蚀步骤采用的气体还包括O₂。

可选的，所述沉积步骤采用的沉积气体为C₄F₈、C₄F₆、CHF₃、CH₂F₂、C₅F₈或COS中的一种或几种。

可选的，刻蚀步骤时间为0.3～30秒，沉积步骤的时间为0.3～30秒。

可选的，刻蚀工艺过程中，源射频功率源的功率大小为500～5000W，第一偏置功率源或第二偏置源功率为500～5000W。

可选的，所述掩膜层的材料为光刻胶、无定形碳、SiO₂、SiN、SiON、TiN、TaN、SiN、SiCN、SiC或BN。

与现有技术相比，本发明的技术方案具有以下优点：