[发明专利]非易失性存储器件和编程方法

说明书

本发明公开了非易失性存储器件和编程方法，非易失性存储器包括设置在物理页中的多层级存储单元的存储单元阵列。一种用于非易失性存储器的编程方法包括：接收第一数据并且根据物理页的单比特页容量对第一数据进行分割从而生成已分割第一数据；将已分割第一数据作为单比特数据编程到多个物理页；以及接收第二数据并且将第二数据作为多比特数据编程到所述多个物理页当中的所选物理页，其中第二数据被同时编程到所选物理页的多层级存储单元。

相关申请的交叉引用

本申请要求2012年8月8日提交的韩国专利申请号10-2012-0086805的优先权，该申请的主题通过引用被合并在此。

技术领域

本发明构思涉及半导体存储器件及其编程方法。更具体来说，本发明构思涉及合并有多层级非易失性存储单元的半导体存储器件及其编程方法。在某些实施例中，本发明构思涉及具有非易失性存储单元的三维（3D）存储单元阵列的半导体存储器件及其编程方法。

背景技术

半导体存储器件根据其操作性质总体上可以分类为易失性或非易失性。易失性存储器件在没有外加电力的情况下会丢失所存储的数据，而非易失性存储器件即使在没有外加电力的情况下也能够保持所存储的数据。

存在不同种类的非易失性存储器件，其中例如包括掩模只读存储器（MROM）、可编程只读存储器（PROM）、可擦写可编程只读存储器（EPROM）以及电可擦写可编程只读存储器（EEPROM）。

闪速存储器是一种特定类型的EEPROM，其已被采用在多种数字系统中，比如计算机、蜂窝电话、PDA、数码相机、摄录一体机、录音机、MP3播放器、手持式PC、游戏、传真机、扫描仪、打印机等等。促使在当今的电子器件中广泛使用闪速存储器的一个因素是其高数据密度。数据密度可以被理解为在存储器件或存储器系统所占用的每单位面积内所能够存储的数字数据比特的数目。

近来针对进一步增大例如闪速存储器件之类的非易失性存储器件的数据密度的尝试已经导致开发出并使用多层级（或多比特）存储单元（MLC）连同有关的编程技术。术语“（多个）多层级存储单元”或“MLC”已被用来通常指代能够存储多于一个比特的二进制数据的一类非易失性存储单元。与此相对，“单层级存储单元”或“SLC”意指仅存储单个比特的二进制数据（例如一个“1”或“0”）。在大多数应用中，MLC或SLC之间与存储单元（或存储单元组）有关的区别更多地与应用于存储单元的特定编程、擦写和/或读取技术而不是（多个）存储单元的物理或材料结构相关。无论如何，通过为非易失性存储单元阵列提供MLC以替代SLC已经导致总体数据密度的急剧增大。

针对进一步增大例如闪速存储器件之类的非易失性存储器件的数据密度的其他近期尝试已经导致开发出三维（3D）存储单元阵列。在过去，已经以存储单元的平面（2D）布置的方式实现了存储单元阵列。

发明内容

本发明构思的实施例以各种方式提供允许将数据高效地存储在多层级非易失性存储单元中的存储器件、存储器系统、控制器和非易失性存储器编程方法，从而提供增强的数据密度。本发明构思的某些实施例高效地利用由奇数比特多层级存储单元提供的数据存储容量，尽管主机数据可能是以2^N大小提供的。本发明构思的某些实施例减少了必须由包括多层级存储单元的非易失性存储器件执行的内务处理操作（例如垃圾收集操作）的数目。本发明构思的某些实施例可以被有利地应用于包括三位存储单元阵列的非易失性存储器件。

在一个实施例中，本发明构思提供一种用于非易失性存储器的编程方法，所述非易失性存储器包括设置在物理页中的多层级存储单元（MLC）的存储单元阵列，其中每一个MLC存储多达N个比特的数据，“N”是大于2的整数，所述方法包括步骤：接收第一数据并且根据物理页的单比特页容量对第一数据进行分割从而生成已分割第一数据；将已分割第一数据作为单比特数据编程到多个物理页；以及接收第二数据并且将第二数据作为多比特数据编程到所述多个物理页当中的所选物理页，其中第二数据被同时编程到所选物理页的MLC。