[发明专利]具有成簇的存储器单元的非易失性存储器器件

说明书

本发明提供一种非易失性存储器器件，包括：存储器阵列(12)，其具有布置在至少一个逻辑行(20)中的多个非易失性存储器单元(11)，逻辑行(20)包括共用共同的控制线(22)的第一行(20a)和第二行(20b)；以及多个位线(BLJa、BLJb)。每个逻辑存储器单元(11)具有用于存储第一逻辑值直接存储器单元和用于存储第二逻辑值的互补存储器单元，第二逻辑值与在对应的直接存储器单元(11a)中的第一逻辑值互补。每个逻辑存储器单元(11)的直接存储器单元(11a)和互补存储器单元(11b)耦合到相应的分离的位线(BLJa、BLJb)并且被放置为一个在相应的逻辑行(20)的第一行(20a)中，并且另一个在相应的逻辑行(20)的第二行(20b)中。

技术领域

本发明涉及具有成簇的存储器单元的非易失性存储器器件。

背景技术

众所周知，若干集成的电子器件需要一定量的非易失性存储器。照例来说，非易失性存储器可以用在独立的存储器板或卡中，该存储器板或卡与集成有器件的控制和处理功能的芯片分离。然而，在一些情况中，需要为处理单元提供集成在同一芯片中的嵌入式非易失性存储器。

在常规的独立非易失性存储器器件中，存储器单元的结构在广泛用于制造处理和控制部件的CMOS制造工艺中不易集成。特别是对于标准CMOS工艺流程来说，浮置栅极单元通常需要一个附加的多晶硅层。因此，标准CMOS工艺中的非易失性存储器单元的集成将需要附加的处理步骤和掩膜，这将会造成成本的不合理增长，尤其是在考虑到经常只需要非常小量的集成的非易失性存储器时。

因此，具有不同构造的非易失性存储器单元已经被设计出来，其中，可以用单个多晶硅层制造存储器单元的浮置栅极和所有其它集成MOS晶体管的栅极区域。

在该方式中，避免了附加的工艺步骤和掩膜，并且CMOS工艺流程中的集成更加容易。

有成本效益的(Cost-Effective)非易失性存储器单元利用选择MOS晶体管来将存储浮置栅极与控制区域电容性地耦合，以进行读取和擦除操作，而双极型晶体管通过热电子的注入而用于编程操作。擦除是基于福勒-诺得海姆(Fowler-Nordheim)效应。这种存储器单元以功耗和占用面积为代价来支持编程速度。此外，有成本效益的单元的编程/擦除周期的最大数量远低于独立存储器的单元的编程/擦除周期的最大数量。

福勒-诺得海姆存储器单元对于编程和擦除都利用了其同名的效应，并且由于编程/擦除周期的更大数量通常可用并且功耗更低，因而比有成本效益的单元更受欢迎。

有成本效益的和福勒-诺得海姆非易失性存储器单元的示例在美国专利公开No.2011/0157977A1中有所描述。

为了降低误差并提高稳定性，非易失性存储器阵列可以使用两个互补的单元来存储一位。每对互补的单元的一个单元(直接单元)存储一个逻辑值，而互补的逻辑值存储在同一对单元的另一个单元(互补单元)中。因此，一对物理的互补的单元形成一个逻辑单元，其中存储了一位。为了提高信号幅度以及避免误差，差分地读取互补的单元。

另外，需要若干偏置电连接线向阵列中的每个单元端子提供适当的电压，以进行编程、擦除和读取操作。这种需要导致特定的阵列设计。在图1的示例中，两个相邻的行la、1b共用控制栅极结构2，并且各自容纳两个逻辑单元5(即，两对互补的物理单元)的簇3。在同一簇3中的逻辑单元5具有相邻的列地址。例如，具有较低的列地址K的逻辑单元5布置在行la中；并且，具有较高的列地址K+1的逻辑单元5布置在行lb中。此外，两个逻辑单元5的直接存储器单元5a在第一阵列列中对准；并且，两个逻辑单元5的互补存储器单元5b在与第一阵列列相邻的第二阵列列中对准。直接存储器单元5a由第一位线BLJd和位控制线的第一集合服务，位控制线的第一集合在此标号为BKd、BNKd、BK+1d、BNK+1d；并且，互补存储器单元5b由第二位线BLJc和位控制线的第二集合服务，位控制线的第二集合在此标号为BKc、BNKc、BK+1c、BNK+1c。