[发明专利]一种制作半导体器件的方法

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。

背景技术

随着集成电路的制造向超大规模集成电路发展，其内部的电路密度越来越大，半导体器件的尺寸越来越小，操作速度越来越快，改善电路中半导体器件的驱动电流变得越来越重要。现有技术中常利用应力工程向半导体器件结构（如场效应晶体管，FET）的沟道施加一定的应力，以提高沟道内载流子的迁移率，改善场效应晶体管器件结构的驱动电流。进入45nm工艺技术节点，传统的提高半导体器件结构驱动电流的方法受到了诸多限制（如缩短栅极长度、增加栅极电容等），通过应力工程改善半导体器件结构的驱动电流已经成为当前的研究热点。

所谓应力工程是指在掺杂区上形成可在衬底上产生应力的应力层，该应力层的应力能够增加源极/漏极中掺杂杂质的活性，进而增加源极/漏极载流子的迁移率。现已证实，沿沟道方向的压应力可以提高空穴的迁移率，而沿沟道方向的张应力可以提高电子的迁移率。针对场效应晶体管器件结构，可以在沿着源极-漏极的方向上，如在N型沟道表面形成可施加张应力的张应力层，以增加电子的迁移率，而在P型沟道表面形成可施加压应力的压应力层，以提高空穴的迁移率。已知将应力施加于场效应晶体管可以改进它们的性能。即，在纵方向（即，在电流方向）上施加应力时，张应力可以提高电子迁移率（或n沟道FET驱动电流），而已知压应力可以提高空穴迁移率（p沟道FET驱动电流）。

随着集成电路制造技术的发展，双应力记忆技术得到广泛的应用。在包括nFET和pFET的半导体器件中提供双应力记忆技术的方法可以提高nFET和pFET性能。双应力记忆技术在nFET上形成张应力层，在pFET上形成压应力层，从而增大了nFET和pFET的驱动电流，提高了电路的相应速度。据研究，使用双应力记忆技术的方法在集成电路中能够带来24%的速度的提升。

在现有技术中，在场效应晶体管上形成应力层的方法为提供半导体衬底，在该半导体衬底上形成n型场效应晶体管和p型场效应晶体管；在半导体衬底上形成第一应力层；采用光刻工艺去除一个场效应晶体管上的应力层，以露出另一个场效应晶体管；在半导体衬底上形成第二应力层，采用光刻工艺去除第一应力层上的第二应力层，以在n型场效应晶体管上形成张应力层，在p型场效应晶体管上形成压应力层。可以看出，在n型场效应晶体管上方形成张应力层时需要经过一次光刻过程去除p型场效应晶体管上方张应力层，即需要第一光罩；在p型场效应晶体管上方形成压应力层时需要经过一次光刻过程去除n型场效应晶体管上方压应力层，即需要第二光罩。在形成双应力层的过程中采用两个光罩增加了工艺的复杂并且提高了工艺的制作成本。

因此，提出了一种双应力记忆技术的实现方法，以在集成电路制作成套工艺中减少光罩的数量，有效地降低制作成本。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括下列步骤，提供半导体衬底；所述半导体衬底具有第一区域和第二区域；在所述半导体衬底上依次形成第一应力层和第一光刻胶层；采用光罩图案化所述第一光刻胶层，以形成图案化的第一光刻胶层；根据所述图案化的第一光刻胶层刻蚀所述第一应力层，以去除所述第二区域中的所述第一应力层；去除所述图案化的第一光刻胶层；在所述半导体衬底上依次形成第二应力层和第二光刻胶层；采用所述光罩图案化所述第二光刻胶层，以形成图案化的第二光刻胶层；根据所述图案化的第二光刻胶层刻蚀所述第二应力层，以去除所述第一区域中的所述第二应力层；去除所述图案化的第二光刻胶层。

优选地，所述第一区域为nFET区域，所述第二区域为pFET区域。

优选地，所述第一应力层为张应力层，所述第二应力层为压应力层。

优选地，所述第一区域为pFET区域，所述第二区域为nFET区域。

优选地，所述第一应力层为压应力层，所述第二应力层为张应力层。

优选地，所述第一光刻胶层和所述第二光刻胶层的化学反应机理和显影原理相反。

优选地，所述第一光刻胶层为正性光刻胶层，所述第二光刻胶层为负性光刻胶层。

优选地，所述第一光刻胶层为负性光刻胶层，所述第二光刻胶层为正性光刻胶层。

优选地，所述张应力层的材料为氮化硅或者氮氧化硅或者二氧化硅。