[发明专利]间隔层双曝光刻蚀方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及间隔层双曝光技术。

背景技术

随着集成电路技术的不断发展，半导体工艺节点逐渐进入65nm、45nm时代，并向着更为先进的22nm以及16nm进发。然而，随着半导体工艺节点的不断向前推进，在半导体器件制备前端工艺（FEOL）和后端工艺（BEOL）中的特征尺寸（Critical Dimension，CD）需求变得越来越苛刻。其中，65nm工艺中的器件特征尺寸已开始大大小于主流平板印刷的尺寸，在半导体器件制备过程中，越来越多特征尺寸小于65nm、甚至小于45nm、32nm的半导体结构开始出现，光刻开始成为半导体技术发展的瓶颈。

为了解决该问题，国内外学者及相关企业均在光刻技术上做了大量研究，包括浸没式、极紫外光刻等在内的新一代光刻技术越来越多的出现在人们的视野中。然而，无论在考虑目前工艺节点下的技术难题还是未来技术时，通常有一点是肯定的：当前的解决方案在实在不能再用之前始终都是最好的。因此，对于半导体技术而言，尽可能的延长干法光刻的使用时间，是业内普遍期待并共同努力的目标。

为了更好地解决新一代工艺节点中光刻所存在的瓶颈问题，短期内32nm以下节点半导体技术中，双曝光技术成为最为可能的解决方案之一。双曝光技术可应用于光刻-刻蚀-光刻-刻蚀（Litho-etch-litho-etch，LELE）的双重图形技术、光刻-光刻-刻蚀（Litholitho-etch，LLE）的双重图形技术、自对准双图形化技术（Self-aligned double patterning，SADPP）、间隔层双曝光技术（Spacer double patterning，SDP）等不同的制造工艺。

图1为现有技术中间隔层双曝光技术（Spacer double patterning，SDP）步骤流程图，图2a～图2f为现有技术中间隔层双曝光技术各步骤剖面结构示意图。

如图1所示，现有技术中，间隔层双曝光技术（Spacer double patterning，SDP）流程包括：

步骤1：提供待刻蚀基底100，如图2a所示，该待刻蚀基底100自上而下依次包括光阻材料层105、硬掩膜层104、有机材料层103、待刻蚀介质层102、半导体衬底101；

步骤2：对光阻材料层105曝光，形成图形化窗口，如图2b所示；

步骤3：CVD沉积间隔层材料并回刻，形成覆盖图形化的光阻材料105侧壁的间隔层106，如图2c所示；

步骤4：去除光阻材料，形成如图2d所示的结构；

步骤5：如图2e所示，以间隔层106为掩膜，刻蚀硬掩膜层104、有机材料层103至暴露出待刻蚀介质层102表面；

步骤6：刻蚀待刻蚀介质层102至暴露出半导体衬底101表面，移除作为掩膜的间隔层106、硬掩膜层104及有机材料层103，即得到如图2f所示的刻蚀结构。

在该刻蚀过程中，如图2d所示，由于进行CVD沉积的待刻蚀基底100表面具有图形化的光阻材料105，因此，回刻后所形成的、位于图形化的光阻材料105旁侧的间隔层106远离光阻材料105的一侧边缘161a并非垂直结构，而与垂直方向呈一定夹角（一般为锐角，或进一步小于45度角），或顶部呈弧形，而与光阻材料层105相邻接的一侧边缘161b则为垂直结构，即：作为刻蚀掩膜的间隔层106为明显的非对称结构，因此，等离子体刻蚀过程中，在间隔层106结构不对称性的影响下，间隔层106两侧具有不同的等离子化气体分布和反应过程中的聚合物分布，从而使间隔层106两侧的有机材料层103、待刻蚀介质层102具有不同的刻蚀速率，间隔层106垂直边缘161b一侧区域的刻蚀速率小于非垂直边缘161a一侧区域的刻蚀速率，在有机材料层103、待刻蚀介质层102实际刻蚀过程中分别出现如图3、图4所示的中间过程，刻蚀结构的均一性无法得到保障。同时，刻蚀速率的不均匀还会造成在刻蚀完成时，不同刻蚀区域具有不同的过刻率，从而影响刻蚀边缘的质量。

除此之外，如图5所示，间隔层106和有机材料103之间的应力会造成半导体基底101上待刻蚀区域110线边缘的扭曲，从而影响刻蚀结构线边缘粗糙度。

与普通大尺寸半导体器件相比，刻蚀结构侧壁及线边缘质量对于特征尺寸较小的半导体结构性能的影响更为显著，如何在有效采用间隔层双曝光技术实现小尺寸刻蚀工艺的同时，进一步保障刻蚀质量，改善刻蚀结构的线边缘粗糙度，成为新一代半导体工艺下制备高质量、小特征尺寸半导体结构急需解决的问题。

发明内容