[发明专利]存储器控制器

说明书

相关申请

本申请享有以美国专利临时申请61/740274号（申请日：2012年12月20日）为基础申请的优先权。本申请通过参照该基础申请，包含基础申请的全部内容。

技术领域

本发明的实施方式涉及存储器控制器。

背景技术

控制NAND型的闪速存储器（以下称为NAND存储器）的存储器控制器，由内置的控制用的存储器控制器执行逻辑地址与物理地址的映射。以下，将表示逻辑地址与物理地址的对应关系的数据称为L2P（Logical To Physical，逻辑到物理）表。

L2P表存储于分配给NAND存储器自身的一部分的系统数据区域。在存储器控制器所具备的RAM上保持L2P表。

发明内容

本发明的一个实施方式的目的在于提供能够尽可能高速地进行地址解析的存储器控制器。

根据本发明的一个实施方式，存储器控制器具备第1接口、第2接口、缓存部、翻译部、访问部、锁定部。上述第1接口接收锁定请求及指定逻辑地址的访问请求的输入。上述第2接口连接于非易失性存储器。上述缓存部缓存上述逻辑地址与上述非易失性存储器的物理地址的对应信息。上述翻译部通过参照上述缓存部，将上述访问请求所指定的逻辑地址翻译为上述物理地址。上述访问部对上述翻译后的物理地址所表示的位置进行与上述访问请求相应的访问。上述锁定部禁止上述缓存部所具备的缓存行的重填。

附图说明

图1是表示第1实施方式的存储器控制器的结构的图。

图2是说明逻辑地址与物理地址的对应关系的图。

图3是说明缓存行的锁定请求、解锁请求及访问请求的一例的图。

图4是说明由地址解析部进行的缓存行的操作例的图。

图5是说明接受访问请求时的地址解析部的工作的流程图。

图6是说明第1选择处理的流程图。

图7是说明第2选择处理的流程图。

图8是说明替代缓存行编号而指定区域编号的请求的一例的图。

图9是说明第2实施方式的存储器控制器的结构的图。

图10是说明访问模式的例子的图。

图11是说明每个区域的重填数的图。

图12是说明由锁定判定部进行的工作的流程图。

图13是说明由锁定判定部进行的另外的工作的流程图。

符号说明

100存储器控制器，110主机接口，120地址解析部，121L2P表缓存，122行锁定部，130用户数据访问部，140存储器接口，200主机，300NAND存储器，400存储器控制器，410主机接口，420地址解析部，422行锁定部，423访问模式分析部，424锁定判定部。

具体实施方式

在不具有大容量的RAM的存储器控制器中，将L2P表细分化为适合的大小的条目，并且通过仅将必要的条目读出到RAM上，来实现映射。L2P表的各个条目保存连续的特定逻辑地址范围的映射信息。RAM中的存储条目的区域可以采用缓存构造。由此，在逻辑地址空间中访问模式具有局部性的情况下，能够削减从NAND存储器读出L2P表的条目（以下称为表条目）的次数。

使命中率提高的又一个访问模式是按照顺序反复访问几个逻辑地址的情况。但是，这仅限于在访问的反复模式循环一周期间所参照的表条目的数量（以下称为反复间隔）比缓存行数少的情况。在反复间隔比缓存行数多的情况下，在反复模式循环一周并返回时，由于之前的表条目已经从缓存被逐出，所以需要再次从NAND存储器读出。这是与在执行代码长度大的程序循环时在CPU缓存上发生的抖动（Thrashing）类似的现象。

作为有可能发生这样的抖动的例子，举出主机使用具有日记（Journaling）功能的文件系统的情况。具备日记的文件系统在向存储器写入用户数据时，将用户数据和记述了变更内容的变更日志（log）一起以事务为单位进行记录。为了应对存储器的突发的不良状况，将变更日志记录在与用户数据分离的位置。用户数据的变更和与之对应的变更日志必须成对记录在存储器。因此，对存储用户数据的区域的访问和对存储变更日志的区域的访问交替地发生。