[发明专利]改善互连工艺中半导体器件可靠性的方法

说明书

技术领域

本发明属于领域半导体制造工艺的互联技术，涉及一种改善互连工艺中半导体器件可靠性的方法，特别是涉及一种半导体器件互连工艺中的顶层互联结构的相关制备方法。

背景技术

随着半导体器件尺寸的不断减小，互连结构也变得越来越窄，则金属连线之间的空间在逐渐缩小，因此用于隔离金属连线之间的金属间介电质（inter-metal dielectric,IMD)也变得越来越薄，从而导致金属连线之间可能会发生不利的相互作用或串扰。

现已发现，降低用于隔离金属连线层的金属间介电质的介电常数（k)，可以有效地降低这种串扰，同时，金属间介电质的介电常数（k)的降低带来的另一个好处是可以有效降低互连的电阻电容(RC)延迟。因此，在45nm甚至28nm设计规格的应用中，低k值（Low k）材料和超低k值（Ultra Low k,ULK）材料现在已越来越广泛地应用于C u互连工艺中作为隔离金属铜的金属间介电质（IMD），尤其在28nm甚至更小的设计规格中，金属间介电质完全使用超低k值材料代替低k值材料。

不过，相较于低k值材料而言，超低k值材料的空隙更多且材料更柔软，因此，超低k值材料更易被应力、热量或等离子体等造成损伤和变形，使其耐应力性、耐热性及耐等离子体损伤方面性能更差，从而超低k值材料更易损坏。

尤其，对于直接位于顶层金属互连结构下的前一互联结构的超低k值（ULK）金属间介电质而言，由于需要制备的顶层金属互连结构较厚，一般而言，顶层金属互连结构的厚度为前一互联结构超低k值金属间介电质厚度的10倍以上，因此在沉积制备顶层金属互连结构过程中，对位于其下的超低k值金属间介电质造成更高的应力、不断累积的热能及更强的等离子体损伤，因此更容易使该超低k值金属间介电质变形或损坏导致其失效，从而造成严重的漏电流、及降低击穿电压和电迁移率等方面的性能，进一步使器件电性测试和可靠性方面的性能下降，降低器件良率。

因此，避免位于顶层金属互连结构下的前一互联结构的超低k值金属间介电质的损坏，是改善互连工艺中半导体器件可靠性中亟需解决的问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种改善互连工艺中半导体器件可靠性的方法，用于解决现有技术中顶层金属互连结构下的前一互联结构的超低k值金属间介电质易损坏的问题，进一步解决互连工艺中半导体器件可靠性降低的问题。

为实现上述目的及其他相关目的，本发明提供一种改善互连工艺中半导体器件可靠性的方法，所述方法在对顶层互联结构的介电质层进行图形化以形成用于填充金属的沟槽之前至少包括：

1）在形成有贯穿超低k值金属间介电质的互连线的前一互联结构上制备一顶层停止层，其中，顶层互联结构预制备于所述前一互联结构上；

2）采用第一能量和第一沉积速率，在所述顶层停止层上沉积具有第一厚度的第一PEOX层；

3）采用第二能量和第二沉积速率，在所述第一PEOX层上沉积具有第二厚度的第二PEOX层，形成包括第一PEOX层和第二PEOX层的顶层互联结构的介电质层，其中，第一厚度小于第二厚度，第一能量小于第二能量，第一沉积速率小于第二沉积速率。

可选地，所述超低k值金属间介电质的介电常数k≤2.55。

可选地，所述超低k值金属间介电质为掺碳氧化硅。

可选地，所述超低k值金属间介电质的厚度范围是1600～2000埃。

可选地，所述顶层停止层为碳掺杂氮化硅物。

可选地，所述顶层停止层的厚度范围是600～1000埃。

可选地，所述步骤2）和步骤3）中沉积方法采用等离子体增强化学气相沉积。

可选地，述第一能量的范围是60～140W，所述第一沉积速率的范围是40～100埃/秒。

可选地，所述第二能量的范围是500～700W，所述第二沉积速率的范围是400～600埃/秒。

可选地，所述第二厚度与第一厚度的比值范围为1～5。

可选地，所述顶层互联结构的介电质层的厚度范围是18000～24000埃。

可选地，所述互连工艺为铜互连工艺。