[发明专利]栅极侧壁层的形成方法

说明书

技术领域

本申请涉及半导体制造技术领域，具体而言，涉及一种栅极侧壁层的形成方法。

背景技术

目前，伴随着半导体制造技术的发展，为了使半导体器件达到更快的运算速度、更大的数据存储量，晶片朝向更高的元件密度、高集成度方向发展，栅极宽度的最小特征尺寸已经达到45nm，甚至更小。侧壁层的形成质量会对器件的性能产生较大的影响，如何形成高质量的侧壁层是半导体制造工艺中备受关注的问题。

现有技术中，对于衬底上形成的精细图案，一般采用自对准双图案（SADP，self-aligned double patterning）技术。现有采用SADP技术形成精细图案的方法主要包括以下步骤：

如图1a至1e所示，在半导体衬底30’上依次沉淀核心结构层、掩膜层，并图案化掩膜层20’，图案化的掩膜层20’宽度用于定义精细图案的间隔，以图案化的掩膜层20’为掩膜，刻蚀核心结构层形成核心结构10’，图1a示出了半导体衬底上形成的上表面具有掩膜层的核心结构的剖面结构示意图。然后，在核心结构10’表面以及显露出的半导体衬底30’表面沉淀侧壁层40’，即形成了如图1b所示的结构，并各向异性刻蚀侧壁层40’，即形成了如图1c所示的结构，使得经过刻蚀的侧壁层40’位于核心结构10’的两侧，其宽度为精细图案的线宽。湿法去除核心结构10’，即形成了如图1d所示的结构，以刻蚀后的侧壁层40’为掩膜，对半导体衬底进行刻蚀，形成精细图案。

具体地，侧壁层40’的形成包括以下步骤，以图案化的掩膜层20’（也包括在光阻胶层下设置其他功能掩膜层的情况）为掩膜，刻蚀核心结构层形成核心结构10’，在上端仍存在掩膜层20’的核心结构10’上面沉积侧壁层40’，各向异性刻蚀侧壁层40’，使得经过刻蚀的侧壁层40’位于核心结构10’的两侧。在接下来的步骤中，需要将核心结构10’上面的掩膜层20’去除，然后去除位于侧壁层40’中间的核心结构10’。但是在去除掩膜层20’的过程中同时会对核心结构10’两侧的侧壁层40’及裸露的半导体衬底30’造成损伤，如图1e所示，一方面，会造成侧壁层40’高度降低，另一方面，在去除侧壁层40’中间的核心结构10’后会出现半导体衬底30’位于侧壁层40’两侧的刻蚀深度呈奇偶不同深度不均一的情况，即覆盖有核心结构10’的半导体衬底30’部分刻蚀深度浅，裸露的半导体衬底30’部分50’刻蚀深度大。这两方面问题的存在将直接影响半导体器件性能。

发明内容

本申请旨在提供一种栅极侧壁层的形成方法，以解决现有技术中由于核心结构上面的掩膜去除过程中对栅极侧壁层及裸露的半导体衬底造成损伤的技术问题。

本申请提供的栅极侧壁层的形成方法包括以下步骤：在半导体衬底上形成核心结构，核心结构的上表面具有掩膜层；沉积侧壁层后，刻蚀去除核心结构上表面及衬底上的侧壁层；沉积形成牺牲层，并对牺牲层进行刻蚀直至露出掩膜层的上表面；刻蚀去除掩膜层；以及刻蚀去除牺牲层及核心结构，形成栅极侧壁层。

由于在掩膜层的刻蚀去除过程中，半导体衬底及侧壁层的上表面均覆盖有牺牲层，所以在刻蚀过程中不会对半导体衬底及侧壁层造成损伤，也就避免了现有技术中存在的侧壁层高度降低，在去除侧壁层中间的牺牲层后出现半导体衬底位于侧壁层两侧的刻蚀深度呈奇偶不同、深度不均一的情况。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施方式及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1a示出了现有技术中半导体衬底上形成的上表面具有掩膜层的核心结构的剖面结构示意图；

图1b示出了根据图1a的结构沉淀侧壁层后的剖面结构示意图；

图1c示出了对图1b中的结构进行侧壁层各向异性刻蚀后的剖面结构示意图；

图1d示出了对图1c中的结构进行掩膜层去除后的剖面结构示意图；

图1e示出了对图1d中的结构进行核心结构去除后的剖面结构示意图；

图2示出了根据本申请实施方式的栅极侧壁层的形成工艺流程图；

图3a示出了根据本申请实施方式的半导体衬底上形成的上表面具有掩膜层的核心结构的剖面结构示意图，且核心结构与衬底之间还设置有刻蚀阻挡层；

图3b示出了对图3a中的结构进行沉淀侧壁层后的剖面结构示意图；

图3c示出了对图3b中的结构进行侧壁层各向异性刻蚀后的剖面结构示意图；

图3d示出了对图3c中的结构进行牺牲层沉淀后的剖面结构示意图；