[发明专利]一种制作半导体器件的方法

说明书

本发明公开了一种制作半导体器件的方法，包括：提供半导体衬底，在所述半导体衬底上形成沟槽结构；在所述半导体衬底上及所述沟槽结构中形成铜晶种层；采用轰击工艺和热回流法处理所述铜晶种层。根据本发明的制造工艺可以有效避免在后段制程中出现铜孔洞问题。

技术领域

本发明涉及半导体制造工艺，尤其涉及一种避免在后段制程（BEOL）中出现铜孔洞（Void）的方法。

背景技术

在半导体制造工艺中，随着集成电路制造工艺的不断进步，芯片集成度的不断提高，在降低互连线的RC延迟、改善电迁移等方面，金属铜与金属铝相比具有低电阻系数，高熔点和优良的电迁移耐力，在较高的电流密度和低功率的条件下也可以使用。同时，在双嵌入式工艺（Dual damascene），又称双大马革工艺，以及电化学电镀工艺中，铜互连具有成本低、较好性能和稳定性。因此，铜材料已被广泛地应用于前沿的集成电路制造工艺中，尤其对于先进的技术工艺，金属铜材料是最好的选择代替传统的铝/铜合金的互连结构。其中，在高性能的铜互连结构中检测缺陷和减少缺陷是最关键的，缺陷的减少最终能够提高半导体器件的可靠性和良品率。

通常采用被动电压对比度（Passive Voltage Contrast，PVC）的方法对缺陷的进行测试。具体的测试方法为在分析接触孔的失效机制时，采用反应离子刻蚀（RIE）工艺将接触孔上层的覆盖层去除，使所要观测的接触孔的上端刚好暴露出来，被动电压对比度技术结合聚焦离子束（FIB）和扫描电镜（SEM）电子束对器件的缺陷定位和分析。

图1A-1C为根据现有技术制作铜填充的相关步骤所获得的器件的剖视图。

如图1A所示，提供半导体衬底（未示出），在半导体衬底上形成介质层（未示出），刻蚀所述介质层形成沟槽结构，接着，采用选择性离子化物理气相沉积（selective ionizedPVD）的方法在半导体衬底上和沟槽结构中沉积形成扩散阻挡层100和铜晶种层101，以形成沟槽结构102。在采用选择性离子化物理气相沉积的方法依次沉积扩散阻挡层100和铜晶种层101的过程中，沉积材料从沟槽的顶部和侧壁入口沉积，其中在沟槽结构顶部沉积的速率为X，在沟槽结构底部沉积的速率为Y，在沟槽结构顶部沉积的速率大于在底部沉积的速率，即X>Y。这样会先在沟槽结构的顶部沉积形成铜层，产生突悬，缩小了沟槽结构开口尺寸。

如图1B所示，在沉积形成沟槽结构102之后，采用热回流法（thermal reflow）使铜晶种层101的表面变的平坦，通过加热和回旋的方式使沉积形成在铜晶种层101上的填充材料在重力和自身张力的作用下，消除铜晶种层101表面的起伏形貌，以形成铜晶种层103。其中，在温度为200～300℃的条件下执行热回流工艺。

如图1C所示，使用电化学电镀（electroplating）的方法对沟槽结构102进行填充，即在铜晶种层103的表面形成铜金属层105，通过对有机物和无机物水浴成分和补给的即时分析可以维持稳定的电镀工艺。或者，可以采用电化学电镀的方法直接填充沟槽结构102，即不使用热回流工艺处理铜晶种层101，直接使用电化学电镀的方法在铜金属层101上沉积形成铜金属层105。

在现有技术中，制作的逻辑产品（logic produce）很容易产生铜孔洞。如图1A-1C所示，在采用选择等离子化物理气相沉积的方法填充沟槽结构时，由于在沟槽结构顶部沉积的速率大于底部沉积的速率，会现在半导体衬底上和沟槽结构的顶部形成铜层，产生突悬，影响后续的填充工艺，在形成的互连结构中产生孔洞104和孔洞106。在铜互连结构中产生的铜孔洞将影响铜互连结构的电连接特性和机械特性，从而降低铜互连的寿命和良品率。

因此，目前急需一种避免在后段制程（BEOL）中出现铜孔洞（Void）的方法，以解决上述问题。

发明内容