[发明专利]一种用于时间数字转换器的相位检测电路

说明书

技术领域

本发明属于集成电路设计领域，特别涉及一种用于时间数字转换器的相位检测电路。

背景技术

时间数字转换器（Time Digital Converter，TDC），是一种时间测量的常用电路，主要计算参考信号到事件发生的时间及两个脉冲间的时间间隔，将时间的间隔直接转化为高精度的数字值，并实现数字输出。目前已被广泛应用于电子领域，如用于全数字锁相环ADPLL中，提高其测试器件和信号的时间特性。近几年，最受关注的TDC是使用高速CMOS数字电路的结构，主要原因是被测试信号能实现较高的时间精度。对TDC精确度进行研究，将有利于TDC的应用和质量保证。

图1为一种传统的用于ADPLL中的时间数字转换器的结构，主要包括以下几个部分组成：32个D触发器，32个相位检测模块，两个5位译码器，一个5位加法器，一个6位计数器和一些或门。下列简要介绍TDC的工作原理：

（1）脉宽的测量原理

32个D触发器对相位差脉冲信号PUL进行采样，而控制32个D触发器采样的时钟由外部电路环形振荡器（Free-Running Ring Oscillator，FRO）提供，FRO提供32个具有恒等相位差的采样时钟信号，连续的两个采样时钟的时间间隔为△，如果相位差PUL信号在采样时钟的上升沿处为高电平，则相应D触发器采到的值为“1”。每隔△的时间间隔就会有一个D触发器对PUL进行采样，就可以用采到的“1”的个数代表PUL信号的脉宽。如果相位检测模块的输入Q_N-1Q_NQ_N+1=011，就代表PUL的上升沿到来，相对应的相位检测模块就会用一个信号记录此时的采样时钟数“n”。当Q_M-1Q_MQ_M+1=100，代表PUL的下降沿到来，那么相对应的相位检测模块就也用一个信号记录此时的“m”。里面的逻辑模块将会分两个部分记录两个沿之间“1”的个数，第一部分记录PUL上升沿处采样时钟信号采到“1”的次数r；第二部分是记录PUL上升沿位置到下降沿位置采样时钟的差值，即为（m-n）。“1”的总个数为两部分之和，即PUL高电平的宽度为（r+m-n）△。

（2）时间到数字的转化原理：

先对相位检测模块模块产生的起始位置记录信号s和结束位置记录信号e进行编码，再用一个加法器计算其差值，完成上面提到的第二部分计算。而当前记录信号c用来触发一个计数器，得到第一部分计算。但是要注意此时的c触发的计数器的一个“1”代表32，所以作为最后二进制数的高5位。最后两部分组合就得到所需要的由时间到数字转换的二进制数。

图2为传统的TDC内部相位检测电路结构，当TDC工作时，相位脉冲信号PUL的上升沿到来时，则相位检测模块的输入信号ABC=011，T触发器2在相应的时钟控制信号下会产生一个持续的高电平信号s，记录相应的相位脉冲信号的上升沿；同样，当相位脉冲信号PUL的下降沿到来时，则相位检测模块的输入信号ABC=100，T触发器3在相应的时钟控制信号下会产生一个持续高电平信号e，记录相应的相位脉冲下降沿。相应的高电平会一直持续，直到下一个相位脉冲信号PUL到来，被这个相位检测模块再次检测到，高电平才会变为低电平。这种情况对于后面的译码电路的输入(s[31：0]或e[31：0])来说，会有同时出现多个高电平的时候，带来更复杂的输入情况，这样将给数字译码电路带来设计编程上的困难，同时也会增加电路的面积，并影响时间数字转换的精度。

发明内容

本发明针对现有技术的不足，特别针对现有时间数字转换器相位检测电路的输出信号持续高电平的问题，提出一种用于时间数字转换器的相位检测电路。所述电路的输出信号是一个单位时钟宽度的脉冲，从而降低了后续译码电路的设计难度。

本发明为解决上述技术问题，采用如下技术方案：一种用于时间数字转换器的相位检测电路，所述相位检测电路在现有时间数字转换器相位检测电路的输出端加入上升沿检测电路，所述上升沿检测电路，对一个持续的高电平进行上升沿采样，进而产生一个单位时钟宽度的脉冲信号，使得后续的译码电路的设计变得更简单，进而减小电路的面积，实现时间数字转化的功能。