[发明专利]具有MUX模式的LUT结构及与其相配套的EDA优化方法

说明书

技术领域

本发明涉及现场可编程门阵列(Field Programmable Gate Array，FPGA)以及电子设计自动化(Electronic Design Automation，EDA)技术领域，特别涉及一种具有多路选择器模式的查找表结构(MLUT)结构及与其相配套的EDA优化方法。

背景技术

查找表(Look-Up Table，LUT)是绝大多数FPGA用以实现组合逻辑的基本结构，其本质是一个随机存储器(Random Access Memory，RAM)，目前FPGA中多使用4输入的LUT，每一个4输入LUT可以看作是一个有4位地址线的16×1的RAM，可以实现任意4变量的所有组合逻辑。

多路选择器(Multiplexer，MUX)作为数字电路系统中构建数据通路的常用组件，广泛应用在各种各样的FPGA设计当中，如处理器、各种总线结构、网络交换电路和数据加解密电路等。根据FPGA行业领先企业Altera公司对众多实用FPGA设计的测试分析，用于MUX实现的LUT占用平均高达25％。可见MUX是FPGA结构设计和EDA优化算法的重要考虑对象。

目前，硬件描述语言(Hardware Description Language，HDL)语言描述是最主要的FPGA设计方式，而HDL源文件中大量使用的条件运算符“？：”以及case，if-else等分支语句是电路网表中MUX的直接来源。理论上在EDA工具中MUX可以打散为基本逻辑门，然后经逻辑优化和工艺映射后生成工艺相关的网表，但事实上为了有利于总线结构的生成和高效利用FPGA内部的MUXFX资源，MUX优化往往在逻辑优化之前单独进行。

目前基于4输入LUT结构的FPGA芯片使用最为普遍，在此类FPGA芯片中一个4选1MUX(MUX4)可以通过2个LUT加一个MUXF5来实现，如图1(a)所示，但这种实现方式中每个LUT的4个输入端只利用了3个，存在着一定的逻辑资源浪费。图1(b)是另一种MUX4的实现方式，相比图1(a)节省了一个MUXF5，但其不足之处是信号要经过两级LUT延迟，时序性能较差。

发明内容

(一)要解决的技术问题

为了解决上述问题，本发明提出了一种具有MUX模式的LUT结构及与其相配套的EDA优化方法。

(二)技术方案

为达到上述目的，本发明提供了一种具有多路选择器模式的查找表结构，该具有多路选择器模式的查找表结构是在传统查找表结构的基础上新增一个模式配置单元MODE、由模式配置单元MODE控制的第一及第二N型管开关(SW1，SW2)、以及第二及第三信号输入端(D2，D3)，其中：模式配置单元MODE连接于第一及第二N型管开关(SW1，SW2)的栅极之间；第一N型管开关SW1的漏极连接于传统查找表结构的第二4选1MUX(M2)的输出端，第一N型管开关SW1的源极连接于第二信号输入端D2及传统查找表结构的第四4选1MUX(M4)的第三输入端10；第二N型管开关SW2的漏极连接于传统LUT结构的第三4选1MUX(M3)的输出端，第二N型管开关SW2的源极连接于第三信号输入端D3及传统LUT结构的第四4选1MUX(M4)的第四输入端11；该具有多路选择器模式的查找表结构是基于复用传统查找表结构中的第四4选1MUX(M4)的方式来实现的，通过配置该模式配置单元MODE的值来决定该具有多路选择器模式的查找表结构的工作模式。

上述方案中，该具有多路选择器模式的查找表结构的工作模式包括MUX模式和普通模式。

上述方案中，所述通过配置该模式配置单元MODE的值来决定该具有多路选择器模式的查找表结构的工作模式时，配置该具有多路选择器模式的查找表结构的MUX模式具体如下：

将配置单元MODE配置为0，第一及第二N型管开关(SW1，SW2)处于开路状态，第二信号输入端D2连接第四4选1MUX(M4)的第三输入端10，第三信号输入端D3连接第四4选1MUX(M4)的第四输入端11，由第二及第三信号输入端(D2，D3)输入的数据信号作为第四4选1MUX(M4)的两路数据输入信号；

将接入第零4选1MUX(M0)的信号配置为1010，第零4选1MUX(M0)的输出端连接于第四4选1MUX(M4)的第一输入端00，由第零4选1MUX(M0)的输出信号D0作为第四4选1MUX(M4)的第三路数据输入信号；