[发明专利]内容可寻址存储器芯片

说明书

相关申请的交叉引用

2012年3月27日提交的包括说明书、附图和摘要的日本专利申请No.2012-071700的公开的全部内容通过引用合并于此。

背景技术

本申请涉及内容可寻址存储器芯片（或内容可寻址存储器器件）。

在内容可寻址存储器芯片（或内容可寻址存储器器件）中，过去已经知道了允许具有小误差的高速搜索的配置。

在专利文献1（公开的日本未审专利申请No.Hei 07(1995)-282587）中，对内容可寻址存储器（CAM）电路的匹配线进行分层，并且将第一层的匹配线31的信号存储在锁存电路306、307和308中。使用锁存电路306、307和308的信号51，在第一层的匹配线31的预充电时段期间使第二层的匹配线34放电。在第一层的匹配线31的放电时段期间对第二层的匹配线34进行预充电。

专利文献2（公开的日本未审专利申请No.2009-26350）公开的半导体器件101包括第一控制线ML1，其中，基于第一存储器电路CM1中的存储数据的信号出现；第一特性调整电路CL1，调整在第一控制线ML1中出现的信号的读取特性；第二控制线MLT，其中，基于第二存储器电路CM1T中的存储数据的信号出现；第二特性调整电路CLT，调整对第二控制线MLT中出现的信号的读取特性；以及控制信号生成电路11，基于第二特性调整电路CLT的调整结果来生成控制信号。第一特性调整电路CL1基于该控制信号来调整对第一控制线ML1中出现的信号的读取特性，并且将与供应到第一存储器电路CM1不同的电源电压供应到第二存储器电路CM1T。

在由专利文献3（公开的日本未审专利申请No.Hei07(1995)-14391）公开的半导体存储器器件中，在位列方向上将所采用的存储矩阵划分成总共四个存储器矩阵子块，诸如由字存储器MW1a-MW128a组成的第一存储器矩阵子块。每个存储器矩阵子块根据相应的使能时序信号Sea-SEd而在搜索时间中具有偏移时序。因此，在搜索时间中的峰值电流被分散，并且峰值最大电流被降低。

（专利文献1）公开的日本未审专利申请No.Hei 07(1995)-282587

（专利文献2）公开的日本未审专利申请No.2009-26350

（专利文献3）公开的日本未审专利申请No.Hei 07(1995)-14391

发明内容

然而，专利文献1公开的器件的配置复杂并且需要许多元件。例如，在专利文献1中，需要偏压生成电路以生成偏压。在专利文献2中，调谐电路等的配置复杂。在专利文献3中，有必要通过采用延迟电路来生成多个激活信号以便于分散消耗电流，因此处理是复杂的。

根据本发明的一个实施例，匹配放大器根据匹配线的电压来确定搜索数据与存储器阵列的条目（entry）中的内容可寻址存储器单元中的存储数据的一致或不一致。匹配放大器包括一个或多个NMOS晶体管以及一个或多个PMOS晶体管。匹配放大器对于匹配线的电压的输入具有死区，并且具有在匹配放大器中不存在贯通电流的特性。

根据本发明中的一个实施例，能够执行具有小误差的高速搜索。

附图说明

图1是图示内容可寻址存储器的基本配置的示图；

图2是图示CAM单元的配置的示图；

图3是图示根据实施例1的CAM单元阵列和匹配放大器的配置的示图；

图4是图示匹配放大器第一部件11[m]的配置的示图；

图5是图示匹配放大器中间部件12[m]的配置的示图；

图6是图示匹配放大器最后部件13[m]的配置的图；

图7是图示根据实施例1的第一级NAND电路21_A的死区的说明性示图；

图8是图示死区的模拟结果的示图；

图9是图示根据第一级NAND电路21_A和21_B的死区的效果的示图；

图10是图示仅当匹配线ML1[m]或匹配线ML2[m]在第一半时中未命中（不一致）而所有匹配线在第二半中都命中（一致）时的连续搜索操作中的波形的示图；

图11是图示仅当匹配线ML3[m]或匹配线ML4[m]在第一半中未命中（不一致）而所有匹配线在第二半中都命中（一致）时的连续搜索操作中的波形的示图；

图12是图示根据实施例1的修改示例1的CAM单元阵列和匹配放大器的配置的示图；

图13是根据实施例1的修改示例2的第一级NAND电路21_A的死区的说明性示图；

图14是图示对第二级NOR电路的输入的逻辑阈值和死区的示图；